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1、第三章 工艺与设计接口从第二章的讨论可以看出，CMOS集成电路的工艺过程非常复杂，在我们的 设计中如何和工艺衔接，或者说设计如何和工艺接口，这就是本章所要介绍的内 容。3.1 工艺对设计的制约与工艺抽象如果说工艺线具有这样地能力：不论设计者提出什么设计，工艺线都能加工 处理。则就没有任何需要接口的问题了，实际上，工艺线的加工类型、加工能力、 能够获得的基本电参数等对我们的设计具有严重地制约。比如，双极（NPN晶 体管主流技术）工艺线就不能加工 MOS 电路，反之亦然。又比如， 0.35 微米的 CMOS工艺线就不能加工0.25微米的CMOS电路，等等。这样的制约就要求设 计者在设计集成电路之前
2、，首先要确定设计将建立在什么工艺之上，甚至要预先 确定我们的设计，将来要在哪条具体工艺线上加工，因为即使是同一的加工精度， 各条工艺线仍有一定的差别。因此，设计者了解工艺非常重要。那么，除了加工类型之外，工艺对设计究竟还有哪些制约呢？3.1.1 工艺对设计的制约一条成熟的工艺线，各个工艺的参数都是一定的，一般不允许轻易变更，而 这些参数往往就成为我们设计的制约因素。有时，我们不得不考虑：这条工艺线 对我的设计是否合适。1. 最小加工尺寸和集成度对设计的制约任何一条工艺线均有标称加工尺寸，如 0.35 微米， 0.25 微米，等等。这样 的标称尺寸就决定了我们的设计的MOS器件的沟道长度L，如前
3、所述，MOS晶 体管的最高工作频率和L2成反比，L的限制就制约了集成电路的工作频率。另一方面，即使是具有相同的标称尺寸，在各图形具体的加工精度上还有差 别，例如引线孔尺寸，对于 0.35 微米的标称加工尺寸，有的工艺线就规定引线 孔的最小加工尺寸为0.4X0.4微米2,这样的规定就迫使设计者在设计引线孔版 图时必须把最小尺寸限制在0.4微米。又例如，有的工艺线规定线的长宽比的上 限，就迫使设计者在设计细长线时有所顾忌，凡此种种，工艺线的加工精度制约 了设计的自由度。遵循了最小加工尺寸的约定，是不是可以设计任意规模的VLSI呢，也不是。 工艺线的加工还有一个最大芯片尺寸（粗略地反应了集成度）的限
4、制，因为随着 芯片尺寸的加大，生产的成品率将下降，在控制了一定的成品率之后，就规定了 工艺线所能加工的最大芯片尺寸，从而制约了设计的规模。2. 标准工艺流程对特殊工艺要求的制约一条成熟的工艺线对每一步工艺都有严格的规定，每一步工艺必须严格的按 照工艺卡的规定操作，因为只有这样，才能保证工艺的重复性和稳定性。通常是 要求设计迁就工艺，如果设计中由于结构、器件或其他特殊要求必须在标准工艺 中加入某一工艺步骤，即使这单步工艺本身非常成熟，也必须考虑加入的工艺对 整个流程的影响。例如，在工艺中增加一道掺杂工艺，就必须考虑这次的掺杂在 后道的热处理中会产生什么影响。因此，如果不是特别的需要，设计者尽量地
5、不要增加额外的工艺要求。这样 的情况又限制了设计的新颖结构的运用。3 工艺参数对设计的制约 每一步的工艺结果参数对设计的影响很大，这些结果往往对设计将来的应用 与性能起到决定性的作用。在上述的四个主要的工艺技术中，每一步掺杂浓度、 光刻与刻蚀质量、薄膜质量、氧化层厚度与质量都会对设计产生不同程度的影响。 如果工艺线工艺稳定，每一步工艺的质量没有问题，则对设计影响最大的是两个 主要方面，一个是掺杂的结果，一个是氧化的结果，这两个结果的影响在于它们 的参数是否满足用户的要求。第一个重要的参数是器件的阈值电压，阈值电压的大小直接影响到电路的性 能。在第二章已经讨论过，影响阈值电压的重要参数是衬底的掺
6、杂浓度，同时阈 值电压与栅氧化层的厚度也有密切的关系。第二个重要的参数是杂质层的电阻。因为这些电阻的大部分是作为串联电阻 存在于电路中，这些串联电阻将对电路的动态性能产生影响。尤其是在VLSI中， 随着器件沟道长度日益缩小，逻辑部件的延迟越来越小，相对的，引线上的延迟 所占的比例越来越大，而引线上的延迟与串联在引线上的电阻息息相关。第三个重要的参数是单位面积的电容值。氧化层上的金属层-氧化层-衬底构 成了一个平板电容器，这个电容器的数值除了和金属层的面积有关外，另一个影 响的元素就是氧化层的厚度。在引线上的分布电容就是这些单位面积电容之和， 引线电容是引线延迟的另一个决定因素。分布电阻、电容以
7、及与之相关的线延迟 对高频集成电路的制约尤为严重。除了上述的这些工艺参数对设计的明显的影响以外，一些由工艺所产生的相 关问题也会对设计产生影响。例如，由于横向扩散的作用或光刻的误差所导致的 掺杂区位置的误差都影响版图的设计。3.1.2 工艺抽象 如果要求设计者对工艺线的每一步工艺结果的具体情况都非常的了解，并将 这些结果与条件和设计联系在一起，显然是非常的繁杂，是非常困难的。集成电 路的设计者，往往对电学参数比较熟悉，例如，电阻、电容、阈值电压、工作电 压范围，等等。对于诸如掺杂浓度（多少原子数/cm3）、氧化层厚度、介质层厚 度等等，往往不知道怎样与设计联系在一起。这就要求将工艺抽象成设计者
8、熟悉 的电学参数，将工艺线的加工精度抽象成一个具体的规则。这样的抽象就构成了 工艺与设计的接口，有了这个接口，电路与系统的设计者不需要了解工艺的具体 细节，工艺制作者不需要了解电路与系统的细节。设计者遵循接口规定进行设计， 制作者保证工艺达到接口规定的参数。下面将对一些主要的问题进行讨论。1. 掺杂浓度的描述掺杂浓度被用每一方块中的电阻是多少来描述，其表示为R单位是每方 欧姆数，这里的每一方是掺杂区平面图形中的一个正方形，并不计及具体的正方 形边长的大小。设掺杂区是上下表面边长为L的正方体，其高度为掺杂区的结深X.,如图j3.1所示。该掺杂半导体的平均电阻率为p，则该方块的电阻R为：R = p
9、xL 二 p L x X Xjj它只与半导体的掺杂水平（以p表示）和掺杂区的结深有关，而与方块电阻 的具体几何边长无关。R 反映了掺杂区的掺杂浓度和结深两个工艺参数，而设计者在应用时只要 知道沿着电流方向掺杂区等效有多少方块，再去乘R就得到了这个掺杂区的电 阻值。在计算方块数时，设计者只要用沿电流方向掺杂区的长度除以宽度即可。例如，一个矩形的电阻条，沿电流长度方向长 100 微米，宽 25 微米，则这 个电阻的等效方块数等于4,如果R】200Q/，则电阻值等于800Q。反过来, 如果沿电流长度方向长25微米，宽100微米，R不变，则电阻值等于50Q。对掺杂浓度这样的描述方法，使设计者不必考虑将
10、来这个电阻掺了多少杂 质，结深是多少等具体的工艺问题，直接通过图形和方块电阻就可完成电阻的设 计。采用同样的方法也可以知道在源漏掺杂区等效的串联电阻有多大，在数据信 号线上的分布电阻有多大等信息。2. 氧化层厚度的描述 对设计者而言，他们只关心氧化层厚度对设计将产生什么后果和影响，他们希望得到直观的数据，对氧化层厚度的直观描述是单位面积电容。考虑到大部分 的引线是在场区上通过，考虑到 MOS 晶体管的栅电容对器件性能的影响，通常 有两个两个单位面积电容比较重要：场区单位面积电容和栅氧化层单位面积电 容。其中，场区单位面积电容用于计算分布电容参数，栅氧化层单位面积电容用 于计算器件的输入电容。3
11、. 薄膜参数描述在薄膜参数中，最重要的参数是多晶硅电阻，它由多晶硅厚度和多晶硅掺杂 浓度决定。多晶硅电阻关系到以下的设计问题。Q 当多晶硅是作为栅的时候，它的电阻关系到近端和远端的信号强度问题，尤其对高频电路，它直接关系到近端与远端的充放电的速度，有时不得不对版图作特殊的考虑，以平衡这种差异。 当多晶硅是作为电阻应用时，显然，它的方块电阻对设计计算有影响。 当多晶硅作为“桥”使用时，它的电阻就是信号线上附加的串联电阻。 归结而言，我们需要知道多晶硅的方块电阻。4. 阈值电压描述阈值电压是MOS结构的重要参数，它的数值及其误差大小对电路性能将产 生重要的影响。对硅栅MOS器件，阈值电压反映了衬底
12、掺杂浓度，栅氧化层厚度，栅氧化 层中含有的电荷数，以及多晶硅与衬底的功函数差。场区的阈值电压，反映了场区下的表面杂质浓度，场氧化层厚度，场氧化层 中含有的电荷数，以及金属或多晶硅与衬底的功函数差。MOS 器件的阈值电压对设计的影响是显而易见的，场区阈值电压对设计的 影响在于对电源电压的适用范围。通常要求场区的阈值电压大于集成系统电源电 压范围再加 20%的电源电压波动。例如，电路的正负电源电压之和等于 15 伏， 则场区阈值电压应大于 18伏。5. 工艺综合效应的描述 在工艺流程中，由若干工艺所产生的综合效应也必须用直观的参数描述，例如， PN 结的质量， PN 结两边的掺杂水平及其差异，由于
13、光刻和刻蚀的误差所导 致的实际的MOS管沟道长度L和沟道宽度，金属与半导体的接触电阻，等等。对于这样的一些工艺结果，通常通过击穿电压， PN 结电容，有效沟道长度 和有效沟道宽度以及金属与多晶硅接触电阻、金属与扩散区接触电阻等进行描 述，给设计者提供比较直观的电学参数。将工艺进行抽象整理，得到了关于工艺与设计的接口：设计规则。3.2 设计规则设计规则包括两个具体的设计规则：几何设计规则和电学设计规则。几何设 计规则是集成电路版图设计的依据，电学设计规则是电路与系统设计与模拟的依 据。3.2.1 几何设计规则 几何设计规则给出的是一组版图设计的最小允许尺寸，设计者不能突破这些 最小尺寸的限制，也
14、就是说，在设计版图时对这些位置的版图图形尺寸，只能是 大于或等于设计规则的描述，而不能小于这些尺寸。因为光刻掩膜版图形反应了版图的图形与大小，所以，几何设计规则按照光 刻掩膜版进行描述。表3.1给出了一个单层金属布线的P阱硅栅CMOS工艺几 何设计规则描述，说明了有哪些尺寸的限制。对不同的工艺线和工艺流程，数据 的多少和具体数值有所差别。表 3.1 几何设计规则描述几何设计规则参数参数说明P阱区掩膜版（参见图3.2）阱的最小宽度 阱与阱最小间距阱区线度的下限值 两个P阱间的最小距离有源区掩膜版（氮化硅掩膜版）（参见图3.3）有源区最小宽度有源区最小间距 阱覆盖其中N有源区 阱外P有源区距阱间距
15、 阱外N有源区距阱间距有源区线度的下限值 两个有源区之间的最小距离 P阱边缘距阱内NMOS有源区最小距离 P阱边缘到阱外PMOS有源区的最小距离 P阱边缘到阱外N+区的间距P场注入区掩膜版（参见图3.4）场注入对P阱覆盖P场区注入边界大于P阱边界的最小距离PMOS调栅（为P阱版的反版）多晶硅掩膜版（参见图3.5）多晶硅栅最小栅长 最细硅连线宽度 多晶硅条最小间距 多晶硅覆盖沟道 硅栅与有源区内间距多晶硅条与有源区外间距 多晶硅条与无关有源区间距MOS晶体管沟道长度L的最小值多晶硅引线的最细宽度多晶硅条与多晶硅条最小间距 硅栅延伸出MOS管有源区的最小尺寸 硅栅与器件源漏区外边界的最小距离 延伸出有源区的硅栅条与相关有源区的最小距离 多晶硅条与无关有源区间最小间距P+区注入掩膜版（PMOS源#翕区与P+接触区掩膜）（参见图3.6）P+区最小宽度P+区对有源区的覆盖P+区距内部硅栅间距P+区距N有源区间距P+区线度的下限值P+区图形大于P+有源区图形（氮化硅图形）的尺寸P+接触区与P阱内硅栅最小间距（图形边界都在阱内）P+接触区与N型有源区最小间距N+区注入掩膜版（NMOS源漏区与N+接触区掩膜）（参见图3.7）N+区最小宽度N+区对有源区的覆盖N+区距内部硅栅间距N+区距P有源区间距N+区线度的下限值N+区图形大于N+有源区尺寸N+接触区与P阱外硅栅最小间距（图形边界都在
