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1、word课题：数字频率计摘要本文介绍了一种基于TTL系列芯片的简易数字频率计。数字频率计应用所学的数字电路知识进展设计。电路由放大整形电路、时基电路、逻辑控制电路、计数锁存电路与译码显示电路组成。能够较精准的测量幅值在0.2V5V的正弦波、三角波、方波的频率。测量围能够达到1Hz9999Hz。关键词：频率计，TTL芯片，数字电路AbstractIn this paper,a design of simple digital cymometer based on the TTL serises chips was described.This design is based on the kno
2、wledge about the digital circuit we learned.It consists of amplifier and shaping circuit , time-base circuit, control circuit, latch circuit and decoding count show circuit.It can be used to accurately detect the frequency of sine wave, triangle wave and square wave accurately that the amplitude is
3、between 0.2V and 5V. Detecting range can be achieved 1Hz 9.99kHz.Key words: cymometer, the TTL series chips,digital circuit目录摘要I关键词IAbstractII引言11总体方案设计22单元电路设计3放大整形电路3方案一3方案二4方案比照4时基电路5方案一5方案二5方案比照6逻辑控制电路6计数器7锁存器83主要参数计算9时基电路参数9逻辑控制电路94总体电路设计105仿真结果126实物测试结果分析147体会与心得158参考文献16附录一电路实物图17附录二元件清单18 /
4、引言在电子技术中，频率是一个重要参量。应用计数法原理制成的数字式频率测量仪器具有准确度高，测频围宽，便于实现测量过程自动化等一系列突出特点，所以数字式频率测量计(简称数字式频率计)已成为目前测量频率的主要仪器。总体方案设计图1 组成框图25放大整形电路锁存器逻辑控制电路闸门电路译码显示器计数器时基电路12326被测信号经过放大整形整形之后变成计数器所要求的脉冲信号1。标准时间基准信号2由时基电路提供其高电平持续时间为1s，计数器对1s时间中的脉冲计数，当1s信号完毕时，时基电路产生信号2，闸门电路关闭，逻辑控制电路产生锁存信号6是显示器上的数字稳定，清零信号5是计数器从0开始计数。假如在闸门时
5、间1s计数器计得的脉冲个数为N，如此被测信号频率为N(Hz)。各信号的时序图如图二所示。图2 波形关系1 单元电路设计1.1 放大整形电路对信号的放大功能由三极管构成放大电路来实现，对信号整形的功能由施密特触发器来实现。施密特触发器电路是一种特殊的数字器件，一般的数字电路器件当输入起过一定的阈值，其输出一种状态，当输入小于这个阈值时，转变为另一个状态，而施密特触发器不是单一的阈值，而是两个阈值，一个是高电平的阈值，输入从低电平向高电平变化时，仅当大于这个阈值时才为高电平，而从高电平向低电平变化时即使小于这个阈值，其仍看成为高电平，输出状态不这；低电平阈值具有一样的特点。1.1.1 方案一放大整
6、形电路由三极管与与非门组成。三极管构成的放大器将输入频率为fx 的周期信号如正弦波、三角波、等进展放大。将电源电压设为5V,当输入信号幅值比拟大时，会出现线性失真，将放大后的波形幅度控制在5V以。与非门构成施密特触发器对放大器的输出信号进展整形，使之成为矩形脉冲。电路图如图3所示。图3 放大整形电路1.1.2 方案二放大局部同方案一，整形局部是由555构成的施密特整形电路。电路图如图4所示。1.1.3 方案比照用与非门构成的施密特触发器因为阈值电压易受受温度、电源电压与干扰的影响，稳定性较差。而555定时器的比拟器灵敏度高，输出驱动电路大，并且且555定时器构成的施密特触发器结构简单，而且抗干
7、扰能力比用与非门构成的施密特触发器要强，因此选用方案二。图4 555构成的施密特触发器图5 时基电路1.2 时基电路1.2.1 方案一时基电路的作用是产生一个标准时间信号高电平持续时间为1s可用定时器555构成的多谐振荡器作为时基电路。多谐振荡器又称矩形波发生器，电路不具有稳定状态，但是具有两个暂稳态，当电路由一个暂稳态过渡到另一个暂稳态是，其“触发信号是由电路部电容充放电提供的，因此无需外部触发脉冲，电路工作就是在两个暂稳态之间来回转换。在此方案中时基信号2由引脚3输出。脉宽由电阻R1、R2与电容C4决定。电路图如图5所示。555定时器部的比拟器灵敏度高，而且采用差分电路形式，用555定时器
8、组成的多谐振荡器的振荡频率受电源电压和温度变化的影响很小。1.2.2 方案二时基电路可用晶体振荡器和分频器构成。晶振频率取32768Hz，晶振产生脉冲经分频器14级二分频后输出2Hz脉冲高、低电平各持续1s。1.2.3 方案比照方案一中晶振分频产生标准时间精度要高于方案二中的555多谐振荡器产生的标准时间。但是555定时器电路元件较少，结构简单使用较方便。而且由于设计要求精度不是很高，所以采用方案二。1.3 逻辑控制电路根据图2所示波形，在时基信号2完毕时产生的下跳沿来产生锁存信号6,锁存信号6的下跳沿又用来产生清零信号5.脉冲信号6和5可由两个单稳态触发器74LS123产生，它们的脉冲宽度有
9、电路的时间常数决定。电路如图6所示。图6 控制电路74LS123的功能表如下：由74LS123的功能表可得当MR=B=1、触发脉冲从A端输入时，在触发脉冲的负跳变作用下，输出端Q可获得一个正脉冲，端可获得一负脉冲。74LS123的12、13引脚的输出的波形关系正好满足图2所示波形5和6要求。手动复位开关S按下时，计数器清零。输入MR011A100B011输出Q000正脉冲正脉冲正脉冲111负脉冲负脉冲负脉冲表1 74LS123的功能表1.4 计数器该局部常用的二五十进制异步计数器74LS90。将Q0与 CPB相连，脉冲从CPA输入，构成8421BCD码十进制计数器。其功能表如表2所示R0(1)
10、R0(2)R9(1)R9(2)Q3Q2Q1Q01100000110000011100100计数000000表2 74LS90功能表当R9(1)R9(2)=0，且R0(1)R0(2)=0时，计数器工作。计数器电路如图7所示，R9(1)=0，R0(1)=SIGNAL5(SINGAL5为逻辑控制电路产生的清零信号)。CPA输入要计数的脉冲。计数电路如图7所示。图7 计数锁存译码显示电路1.5 锁存器在1s的标准时间信号高电平完毕时，锁存器将计数器此时所计得的数进展锁存，使显示器上能够稳定地显示此时计数器的值。如图2所示1s计数时间完毕时，逻辑控制电路发出锁存信号6，将此时计数器的值送译码显示器。可选
11、用8D锁存器74LS273可以完成上述功能。当时钟脉冲CP的正跳变到来时，锁存器的输出等于输入，即Q=D。从而将计数器的输出值送到锁存器的输出端。正脉冲完毕后，无论D为何值，输出端Q的状态人保持原来的状态不变。所以在计数期间，计数器的输出不会送到译码器显示器，即显示器的示数不会变。计数锁存译码显示电路如图7。2 主要参数计算2.1 时基电路参数振荡器产生的时基信号高脉冲持续时间为，令低脉冲信号持续时间为,那么振荡器的频率为由公式：可计算出电阻、与电容C的值。假如取电容，如此取R2 39K；，取2.2 逻辑控制电路锁存信号6和清零信号5脉冲的总的宽度要小于时基信号负脉冲的宽度。令锁存信号和清零信
12、号的脉冲宽度均为，如此由公式，取电阻，如此，取标称值3 总体电路设计被测信号经由晶体管3DG100组成的放大器放大后，送到由555构成的施密特触发器的输入端进展整形，使之成为计数器所要求的脉冲信号。由于放大电路的电源值为5V,所以输入信号比拟大时，会出现线性失真，放大后的信号不会太大，超过5V。当时基脉冲处于高电平时，闸门电路打开，计数器对输入的脉冲进展计数。总电路图如图8所示。图8 频率计总电路图时基脉冲高电平持续时间是1s。当1s计数完毕时，闸门关闭，计数停止；74LS123的13引脚产生一个正脉冲，脉冲送到锁存器的时钟脉冲输入端，锁存器将计数器此时的结果锁存并显示。此时显示的数字就是被测
13、信号的频率。74LS123的13引脚产生的正脉冲下调时，74LS123的12引脚产生一个负脉冲，对计数器进展清零。锁存和清零的全过程必须在时基信号处于低电平时完成，即在时基信号下一个高电平到来之前，74LS123的12引脚产生的负脉冲完毕，恢复到高电平。如果在时基信号下一个高电平到来以后74LS123的12引脚产生的负脉冲才完毕，那么计数器计的计算的将是少于1s的时间的脉冲个数，最后显示将小于实际值。4 仿真结果在软件Protus中画好电路图进展仿真。开始的仿真结果并不正确，显示的频率和设定的输入信号频率差距很大，例如输入信号频率设为100Hz,显示数值为46。经过观察各个功能模块的输出，通过
14、分析发现问题出在控制电路产生的锁存信号和清零信号的脉冲宽度上，经过闸门电路后的信号、时基信号、锁存信号和清零信号的波形图如图9所示图9 信号时序图波形从上到下依次为经过闸门电路后的信号、时基信号、锁存信号和清零信号。当时基信号的1s高电平完毕时，锁存信号上跳，计数结果显示在数码管上，当锁存信号下跳，清零信号上跳，计数器清零端置“1，直到清零信号脉冲完毕，计数重新开始。从图9中可以看出，清零信号脉冲完毕之前，时基信号早已处于高电平，所以计数不是从时基信号上跳时开始计数的，当1s的时基信号高脉冲还没完毕时，清零信号又处于高电平状态。显示结果当然不正确。检查逻辑控制局部电路，线路并没有连接错误，将元件参数改小一些后，结果还是没有错误。最后决定将时基信号低电平时间延长，设为2s。由于555定时器组成的多谐振荡器输出信号低电平持续时间是小于高电平持续时间的，所以在振荡器的输出加了一个反相器，以达到目的。修改电路后仿真的结果如下：
