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1、VLSI 测试方法学和可测性设计第 0 章 概述0.1 研究意义0.2 章 节安排0.3 常用术语第 1 章 电路分析基础1.1 验证、模拟和测试1.1.1 验证1.1.2 产品测试1.2 故障及故障检测1.2.1 故障检测的基本原理1.2.2 测试图形生成1.3 缺陷、失效和故障1.3.1 物理缺陷1.3.2 失效方式1.3.3 故障1.3.4 故障、失效和缺陷的关系1.4 故障模型1.4.1 SSA 故障1.4.2 MSA 故障1.4.3 桥接故障1.4.4 短路与开路故障1.4.5 延迟故障1.4.6 暂时失效1.5 故障的等效、支配和故障冗余1.5.1 故障表1.5.2 故障等效1.5
2、.3 故障支配1.5.4 故障表化简1.5.5 故障冗余1.6 可控性、可观性及可测性1.6.1 CAMELOT 可测性值计算方法1.6.2 基于概率法的可测性值计算1.7 数字电路的各种模型和描述方法1.7.2 逻辑函数的异或表达1.7.3 图1.7.4 BDD 图第 2 章 模拟2.1 大规模设计模拟2.1.1 Testbench2.1.2 基于设计阶段的模拟2.2 逻辑模拟2.2.1 编译模拟2.2.2 事件驱动模拟2.2.3 延迟模型2.3 故障模拟2.3.1 并行故障模拟2.3.2 演绎故障模拟2.3.3 并发性故障模拟2.3.4 故障模型结果分析第 3 章 组合电路的测试3.1 简
3、介3.2 异或法3.2.1 异或法3.2.2 不可检测故障3.2.3 多输出电路3.3 布尔差分3.3.1 对原始输入节点的布尔差分3.3.2 布尔差分的性质3.3.3 对电路内部节点的布尔差分3.4 路径敏化法3.4.1 确定性算法的基本过程3.4.2 无扇出分支的路径敏化法3.4.3 有扇出分支的路径敏化法3.5 D 算法3.5.1 D 算法关键术语3.5.2 D 算法的基本步骤3.5.3 D 算法举例3.6 PODEM 算法3.6.1 PODEM 算法思路3.6.2 PODEM 算法流程3.6.3 PODEM 算法举例3.7 其他测试生成算法3.7.1 FAN 算法3.7.2 其他算法第
4、 4 章 时序电路的测试4.1 时序电路测试的概念4.2 时序电路的功能测试4.2.1 时序电路的检查序列4.2.2 时序电路功能测试4.3 时序电路的确定性测试生成4.3.1 时序电路的模型4.3.2 时序电路的测试生成模型4.3.3 扩展的向后驱赶算法4.3.4 扩展的向后驱赶算法举例4.4 时序电路的其他测试生成方法4.4.1 FASTEST 算法4.4.2 CONTEST 算法 第 5 章 专用可测性设计5.1 概述5.2 可测性分析5.2.1 可控性值的估计5.2.2 可观性值5.2.3 SCOAP 算法描述5.2.4 可测性度量的应用5.3 可测性的改善方法5.3.1 插入测试点5
5、.3.2 电路分块5.4 容易测试的电路5.4.1 C 可测性5.4.2 变长测试5.5 组合电路的可测性设计5.5.1 用 Reed-Muller 模式设计组合电路5.5.2 异或门插入法5.5.3 组合电路的其他可测性设计方法5.6 时序电路可测性设计中的问题5.6.1 时序电路的初始化设计问题5.6.2 时间延迟效应的最小化5.6.3 逻辑冗余问题5.6.4 避免设计中非法状态5.6.5 增加逻辑以控制振荡 第 6 章 扫描路径法6.1 简介6.2 扫描路径设计6.2.1 基本的扫描路径设计6.2.2 部分扫描设计6.2.3 隔离的串行扫描设计6.2.4 非串行的扫描设计6.3 扫描路径
6、的测试方法6.3.1 组合电路部分的测试生成6.3.2 测试施加6.3.3 扫描路径测试举例6.4 扫描路径设计及测试举例6.5 扫描路径的结构6.5.1 双口触发器和电平敏化锁存器6.5.2 电平敏化扫描设计6.5.3 随机编址的存储单元 第 7 章 边界扫描法7.1 边界扫描法的基本结构7.2 测试存取通道及控制7.2.1 测试存取通道的信号7.2.2 TAP 控制器7.2.3 TAP 控制器的操作7.3 寄存器及指令7.3.1 指令寄存器7.3.2 测试数据寄存器7.3.3 指令7.4 操作方式7.4.1 正常操作7.4.2 测试方式操作7.4.3 测试边界扫描寄存器7.5 边界扫描描述
7、语言7.5.1 主体7.5.2 BSDL 描述器件举例第 8 章 随机测试和伪随机测试8.1 随机测试8.1.1 随机测试的概念8.1.2 故障检测率的估算8.1.3 测试图形长度的计算8.1.4 输入变量的优化8.2 伪随机序列8.2.1 同余伪随机序列8.2.2 反馈移位寄存器和异或门构成的伪随机序列生成电路8.3 LFSR 的数学基础8.3.1 根据本原多项式优化伪随机序列发生电路8.3.2 LFSR 的运算8.3.3 M 序列的特性8.4 伪随机测试序列生成电路8.4.1 外接型 PRSG8.4.2 内接型 PRSG8.4.3 混合连接型 PRSG8.5 与 M 序列相关的序列的生成方
8、法8.5.1 Ford 序列8.5.2 De Bruijn 序列8.6 低功耗测试序列8.6.1 RSIC 序列生成原理8.6.2 RSIC 序列的数学表达8.6.3 RSIC 序列的特性第 9 章 内建自测试9.1 内建自测试的概念9.1.1 内建自测试简介9.1.2 内建自测试的结构9.1.3 内建自测试的测试生成9.2 响应数据压缩9.2.1 奇偶测试9.2.2 1计数9.2.3 跳变次数压缩9.3 特征分析法9.3.1 特征分析原理9.3.2 串行输入特征寄存器9.3.3 多输入的特征分析9.4 内建自测试的结构9.4.1 内建自测试9.4.2 自动测试9.4.3 循环内建自测试9.4
9、.4 内建逻辑块观测器9.4.5 随机测试组合块9.4.6 STUMPS第 10 章 电流测试10.1 简介10.2 IDDO 测试机理10.2.1 基本概念10.2.2 无故障电路的电流分析10.2.3 转换延迟10.3 IDDO 测试方法10.3.1 片外测试10.3.2 片内测试10.4 故障检测10.4.1 桥接10.4.2 栅氧10.4.3 开路故障10.4.4 泄漏故障10.4.5 延迟故障10.5 测试图形生成10.5.1 基于电路级模型的测试图形生成10.5.2 基于泄漏故障模型的测试图形生成10.6 深亚微米技术对电流测试的影响 第 11 章 存储器测试11. 1 存储器电路
10、模型11.1.1 功能模型11.1.2 存储单元11.1.3 RAM 组成11.2 存储器的缺陷和故障模型11.2.1 缺陷11.2.2 阵列故障模型11.2.3 周边逻辑11.3 存储器测试的类型11.3.1 性能测试11.3.2 特征测试11.3.3 功能测试11.3.4 电流测试11.4 存储器测试算法11.4.1 MSCAN 算法11.4.2 GALPAT 算法11.4.3 算法型测试序列11.4.4 Checkerboard 测试11.4.5 Marching 图形序列11.4.6 March测试的表达方法11.4.7 各种存储器测试算法的分析11.5 存储器测试方法11.5.1 存储器直接存取测试11.5.2 存储器内建自测试11.5.3 宏测试11.5.4 各种存储器测试方法比较11.6 存储器的冗余和修复第12章SoC测试12.1 SoC 测试的基本问题12.1.1 SoC核的分类12.1.2 SoC测试问题12.1.3 存取、控制和隔离12.2 概念性的 SoC 测试结构12.2.1 测试源和测试收集12.2.2 测试存取机构12.2.3 测试壳12.3 测试策略12.3.1 核的非边界扫描测试12.3.2 核的边界扫描测试策略12. 4 IEEE P1500 标准12. 5 SoC测试再探索
