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1、EDA课程设计汇报60秒倒计时器MAXII240T EDA课程设计汇报设计题目：基于verilog的倒计时器设计专业班级：姓名学号：姓名学号：姓名学号：指导老师：设计时间：目录摘要3关键字3序言31倒计时的功效和设计结构倒计时器的系统的功效倒计时器的设计结构42关键模块程序分频器计时器显示器指示器93各模块原理图顶层模块原理图计数模块原理图分频模块原理图彩灯模块原理图显示模块原理图124实际电路运行效果图125软件介绍和管脚说明管脚说明软件介绍136总结和心得体会147致谢147参考文件15基于Verilog的60秒倒计时器设计摘要本文提出一个基于VerilogHDL语言的60秒倒计时器设计方
2、法。该设计实现有两组输入，含有清零功效和暂停功效，能进行60秒的倒计时器。文中介绍了倒计时器设计架构和控制程序的设计方法。该倒计时器采取VerilogHDL语言模块化和层次化的思想，使设计十分简单，并能在mAXII开发板上实现验证，含有广泛的现实意义。关键字倒计时器；VerilogHDL；层次化和模块化；仿真验证序言现行的倒计时器关键有两种，基于小规模数字逻辑芯片设计，另外一个基于单片机设计。小规模数字逻辑电路比较复杂，单片机伴随倒计时器功效输入的增加，存在I/o资源不足的情况。本文提出一个方便可行的倒计时器的设计方法，即利用VerilogHDL硬件描述语言来设计倒计时器，而且在mAXII开发
3、板上仿真实现，VerilogHDL语言满足数字系统设计和综合的全部要求，设计中充足利用VerilogHDL层次化和模块化的思想，使得倒计时器的整个设计过程简单，灵活；同时，在设计过程中一直利用EDA工具开发板对设计进行验证，使得设计愈加可靠。因为开发板的I/o端口比较丰富，能够在本设计基础上稍加修改设计含有更多功效的倒计时。1倒计时器的功效和设计结构倒计时器系统的功效本文设计一个电子倒计时器：可进行60秒倒计时，七段显示译码管显示秒数，循环彩灯显示电路正常工作。倒计时器详细功效以下： 1 可进行60秒倒计时，倒计时开始，开发板上7段显示译码管上从60开始进行倒数，直至0，重新返回60重新开始计
4、时，这一过程用七段译码管显示器显示；2 设置了一个复位控制开关reset，能够进行复位清零功效控制，当倒计时正在进行倒数工作时，当按下清零复位开关，倒计时器重新返回60，开始倒计时。设置了一个暂停控制开关stop，能够进行暂停功效控制,当倒计时进行倒数工作，不论倒数进行到哪一步，当按下暂停控制开关stop时，七段显示译码管的数字将保持不变，循环彩灯也将保持不变，说明整个倒计时器停止工作。当松开暂停控制开关，倒计时器重新开始工作，循环彩灯开始闪亮，说明倒计时器正在工作。倒计时器的设计结构本文以VerilogHDL语言为基础设计的60秒的倒计时器，依据设计功效的要求，该设计关键包含分频器产生时钟信
5、号，倒计时的计数，和清零复位、暂停按键的键入，数码管的显示，和循坏彩灯的设置。分频器产生时钟信号把50mHZ分频成1HZ暂停、清零控制开关用来控制倒计时的工作七段译码管进行数字的显示计数器用来进行倒计时循环彩灯用来显示倒计时器的工作状态2.关键模块程序分频器modulediv_fre;inputclk;outputsec;regsec;reg27:0count;alwaysbegincount=count+1b1;if/用于产生1HZ的脉冲begincount=0;sec=sec;endendendmodule该模块是用以实现把50mHZ的信号转化为1HZ的信号，从而产生一个1秒的时钟信号。计
6、时器modulecontrol;inputclk,reset,stop;integercount;output7:0disp;reg5:0num;alwaysbeginifcount=1b0;elseif/用于实现计数器的暂停功能count=count+1b0;elseif/用于计数器计数到达60，重新置0count=1b0;elsecount=count+1b1;endassigndisp7:4=num/10,/用于向数码管送显示数据，A方向十位disp3:0=num%10;alwaysbeginif/用于倒计时器的清零功能beginnum=0;endelseifbeginnum=6b111
7、100-;/用于实现倒计时endendendmodule该模块首先用count进行计数，将倒计时器的初始时间设置为60秒，再用一个条件语句执行倒计时功能。除此以外，该模块还可进行清零复位和暂停功能的实现。显示模块moduleseg7;input7:0datain;inputclk;output6:0dataout;output1:0en;/com使能输出reg6:0dataout;/各段数据输出reg1:0en;reg15:0cnt_scan;/扫描频率计数器reg3:0dataout_buf;alwaysbegincnt_scan=cnt_scan+1;endalwaysbegincase1
8、b0:en=2b10;1b1:en=2b01;default:en=2b11;endcaseendalways/对应com信号给出各段数据begincase2b10:dataout_buf=datain7:4;2b01:dataout_buf=datain3:0;default:dataout_buf=8;endcaseendalwaysbegincase4b0000:dataout=7b0111111;4b0001:dataout=7b0000110;4b0010:dataout=7b1011011;4b0011:dataout=7b1001111;4b0100:dataout=7b1100
9、110;4b0101:dataout=7b1101101;4b0110:dataout=7b1111101;4b0111:dataout=7b0000111;4b1000:dataout=7b1111111;4b1001:dataout=7b1101111;default:dataout=7b0001_000;endcaseendEndmodule该模块是用以将倒计时器的数字通过七段译码管显示出来。指示模块moduleled;inputclock,key,style,reset;/端口定义output3:0light;reg3:0light=4b1111;regclk=1;parameterc
10、nt=24000000;reg24:0count;always/LED灯输出beginiflight=4b0000;elseif/key键被按下ight=light;/暂停elsebeginif/LED灯全部点亮时，重新熄灭再准备下次循环light=4b1111;endendendmodule该模块是用循环彩灯来指示倒计时器是否处于工作状态。3.各模块原理图顶层模块原理图计数模块彩灯模块分频模块显示模块4.实际电路运行效果图5.管脚说明和软件介绍管脚说明软件介绍设计中所使用软件为Quartus。Quartus是Altera企业推出的第四代开发软件，提供了方便的设计输入方法、快速的编译和直接易懂
11、的器件编程。能够支持百万门以上逻辑门数的逻辑器件的开发，而且为第三方工具提供了无缝接口。Quartus软件的设计步骤概括为设计输入、设计编译、设计仿真和设计下载等过程。该平台支持一个工作组环境下的设计要求，其中包含支持基于Internet的协作设计。Quartus平台和cadence、ExemplarLogic、mentorGraphics、Synopsys和Synplicity等EDA供给商的开发工具相兼容。改善了软件的LogicLock模块设计功效，增添了FastFit编译选项，推进了网络xx性能，而且提升了调试能力。6.总结和心得体会这次的EDA课程设计比我想象的要难很多，原本认为一两天
12、就能够搞定的，结果一个倒计时程序写了四五天才写出来，后面下载到硬件的时候又是多种多种的问题，让我很郁闷，曾经甚至想过要放弃！最终在郭老师的耐心指导下重新修改程序才做出来。经过这次EDA课程设计我深深的感知到对VerilogHDL语言编程的缺乏，连部分简单的语法知识全部不知道，有编译程序碰到一个错误改半天全部改不对，最终经过查看相关书籍和在网上查找相关资料才得以一个个处理。经过这次教训，在以后的学习我应该认真对待每一门学科，扎实理论基础知识，只有这么在以后碰到相关问题才能轻松处理。在这次EDA课程设计中，学到很多东西，不但巩固了以前所学过的基础知识，而且对EDA硬件试验有了深入的了解。经过这次课
13、程设计使我弄懂了键盘的结构原理和对它的扫描原理。因为第一次用Verilog语言对这种比较复杂的硬件电路编程，因此有很多地方不懂，所以必需经过查阅大量的相关资料才能弄懂，因此这期间深入锻炼了自己查阅资料和自学的能力，学习能力得到深入加强，对以后的学习生活打下根深基础。总的来说，这次课程设计痛苦但有收获，即使碰到很多问题，最终在老师的指导下和资料的指导下下全部一一处理，此次课程设计充足锻炼了我们的能力，提升了自己对实践操作和理论研究的爱好，也为明年的毕业设计做了一定的准备。7.致谢本论文设计在郭老师的悉心指导和严格要求下业已完成，从选题到详细的实训和写作过程，无不凝聚着老师们的心血和汗水。在我们实
14、训期间，老师为我们提供了种种专业知识上的指导和部分富于发明性的提议，老师严谨求实的态度使我们深受感动，没有这么的帮助和关心和熏陶，我们不会这么顺利的完成实训任务。在此向老师表示深深的感谢和高尚的敬意！这次实训还要感谢郭老师的热情帮助，是她让我在短时间内熟VerilogHDL源程序的编写。在硬件调试阶段，也有很多同学给了帮助，在此谢谢郭老师。我还要借此机会向给我很多教育和帮助的各位老师表示由衷的谢意，感谢她们的辛勤栽培。不积跬步何以至千里，各位任课老师认真负责，在她们的悉心帮助和支持下，我能够很好的掌握和利用专业知识，并在实训中得以表现，顺利完成实训任务。同时，在论文写作过程中，我还参考了相关的书籍和论文，在这里一并向相关的作者表示谢意。我还要感谢同组的各位同学和我的各位室友，在这段时间里，你们给了我很多的启发，提出了很多宝贵的意见，对于你们帮助和支持，在此我表示深深地感谢！参考文件1常晓明.Verilog-HDL讲座第三讲Verilog-HDL的基础概念j.今日电子.20212祁晓磊,蔡学良,孙德玮.用VerilogHDL进行FPGA设计的标准和方法j.电子测试.20213夏宇闻.VerilogHDL和逻辑系统设计j.电子技术应用.20214彭保,吴坚,于春梅,马建国.VerilogHDL语言在FPGA/cPLD开发中的应j.今日电子.2021
