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1、自我测验题1.图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是A.SR=0B.SR=1C.S+R=0D.S+R=12图T4.1QQ2.图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其S-R应为。A.S-R=00B.S-R=01C.S-R=10D.S-R=113.SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D中的B。假定锁存器的初始状态为0。XYABCD(a)(b)图T4.34有一T触发器，在T=1时，加上时钟脉冲，则触发器A.保持原态B.置0C.置1D.翻转5.假设JK触发器的现态Qn=0，要求Qn+1=0,则应彳
2、。A.J=X，K=0B.J=0，K=XC.J=1，K=XD.J=K=16.电路如图T4.6所示。实现Qn+1=Qn+A的电路是4时序逻辑电路习题解答#A.B.C.D.图T4.67.电路如图T4.7所示。实现Qn+1=Qn的电路是QQB.ACP1JC11K-QA.C.D.图T4.78.电路如图T4.8所示。输出端Q所得波形的频率为CP信号二分频的电路A.B.D.C.图T4.89. 将D触发器改造成T触发器，如图T4.9所示电路中的虚线框内应TQD.同或门D.清0或置1图T4.9A. 或非门B.与非门|C.异或门10. 触发器异步输入端的作用是。A.清0B.置1C.接收时钟脉冲11. 米里型时序逻
3、辑电路的输出是。A. 只与输入有关B. 只与电路当前状态有关C与输入和电路当前状态均有关D.与输入和电路当前状态均无关12. 摩尔型时序逻辑电路的输出。A. 只与输入有关B. 只与电路当前状态有关C与输入和电路当前状态均有关D.与输入和电路当前状态均无关13. 用n只触发器组成计数器，其最大计数模为。A.nB.2nC.n2D.2n14. 一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为：A.01011B.01100C.01010D.0011115. 图T4.15所示为某计数器的时序图，由此可判定该计数器为。A.十进制计数器B.九进制计数器C.四进制计数器D
4、.八进制计数器图T4.1516电路如图T4.16所示，假设电路中各触发器的当前状态Q2Q1Q0为100,请问在时钟作用下，触发器下一状态Q2Q1Q0为。rDQQQ2图T4.16A.101B.100C.011D.0004时序逻辑电路习题解答#2亠20000017.电路图T4.17所示。设电路中各触发器当前状态Q2QQ0为110,请问时钟CP作用下，触发器下一状态为。RDCP图T4.17A.101B.010C.110D.11118.电路如图T4.18所示，74LS191具有异步置数的逻辑功能的加减计数器，其功能表如表T4.18所示。已知电路的当前状态Q3Q2Q1Q0为1100,请问在时钟作用下，电
5、路的下一状态q3q2Q1Q0为。图T4.18A.1100B.1011C.1101D.0000表T4.1874LS191功能表LDCTU/DCPD0D,D2D3Q0QQQ30XXXd0dd2d30123100fXXXX加法计数101fXXXX减法计数11XXXXXX保持19下列功能的触发器中，不能构成移位寄存器。A.SR触发器B.JK触发器C.D触发器D.T和T触发器。20.图T4.20所示电路的功能为。图T4.22A.并行寄存器B.移位寄存器C.计数器D.序列信号发生器21. 4位移位寄存器，现态Q0Q1Q2Q3为1100，经左移1位后其次态为，A.0011或1011B.1000或1001C.
6、1011或1110D.0011或111122. 现欲将一个数据串延时4个CP的时间，则最简单的办法采用。A.4位并行寄存器B.4位移位寄存器C. 4进制计数器D.4位加法器23. 一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz,经过可转换为4位并行数据输出。A.8msB.4msC.8AsD.4As24. 由3级触发器构成的环形和扭环形计数器的计数模值依次。A.8和8B.6和3C.6和8D.3和6习题1.由或非门构成的基本SR锁存器如图P4.1所示，已知输入端S、R的电压波形，试画出与之对应的Q和Q的波形。解：RSQQ图P4.14时序逻辑电路习题解答#RSQ2由与非门构成的基本SR
7、锁存器如图P4.2所示，已知输入端S、R的电压波形,试画出与之对应的Q和Q的波形。解：QQG2SRQQ图P4.2SRQQ3.已知双门锁存器如图P4.3所示，试写出该锁存器的特性方程。QQ图P4.4解：先写出电路特性表。ABQnQn+lABQnQn+l000110010011101101001101011|1|11卡诺图Qn+1=Qn+A+B4写出图P4.4所示锁存器的特性方程解：CP=0时；RD=SD=0,Qn+1=QnCP=1时；RD=RS,SD=SQn+1=S+RQnDDSR=0DD5. 钟控SR锁存器符号如图P4.5(a)所示，设初始状态为0,如果给定CP、S、R的波形如图P4.5(b)
8、所示，试画出相应的输出Q波形。QQa)CPSRQb)图P4.5解：6. (1)分析图P4.6(a)所示由CMOS传输门构成的钟控D锁存器的工作原理。4时序逻辑电路习题解答#DQG2Q图P4.6(a)(2)分析图P4.6(b)所示主从D触发器的工作原理。DQ图P4.6(b)(3)有如图P4.6(c)所示波形加在图P4.6(a)(b)所示的锁存器和触发器上，画出它们的输出波形。设初始状态为0。CPD图P4.6(c)解：(1)图所示是用两个非门和两个传输门构成的钟控D锁存器。当CP=1时，C=0、C=1,TG导通，TG2断开，数据D直接送到Q和Q端，输出会随D的改变而改变。但G2没有形成正反馈，不具
9、备锁定功能，此时称电路处于接收数据状态；CP变为低电平0时，C=1，C=0，TG1断开，TG2导通，G2形成正反馈，构成双稳态电路。由于q、G2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。(2) 由两个D锁存器构成的主从D触发器，采用上升沿触发方式，原理分析可参考421节有关内容。CPDQ(3) D锁存器输出波形图RJD触发器输出波形图CPDQ7. 图P4.7(a)所示的为由D锁存器和门电路组成的系统，锁存器和门电路的开关参数如下：锁存器传输延时tpd(dq)=15ns,tpd(CQ)=12ns，建立时间tSU=20ns；
10、保持时间tH=Ons。与门的传输延迟时间tpdAND=16ns，或门的传输延迟时间tpdOR=18ns，异或门的传输延迟时间tpdXOR=22ns。(1) 求系统的数据输入建立时间tsusys；(2) 系统的时钟及数据输入1的波形如图P4.7(b)所示。假设数据输入2和数据输入3均恒定为0请画出Q的波形，并标明Q对于时钟及数据输入1的延迟。QQ数据输入1数据输入2数据输入3控制输入时钟输入a)80ns-80ns：nnL50ns.10ns10ns%.时钟数据输入1b)图P4.7解：(1)系统的数据输入建立时间tSUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延=tpdO
11、R+tpdXOR+tSU-tpdAND=18ns+22ns+20ns-16ns=44ns。(2)8有一上升沿触发的JK触发器如图P4.8(a)所示，已知CP、J、K信号波形如图P4.8(b)所示，画出Q端的波形。(设触发器的初始态为0)4时序逻辑电路习题解答#QQb)a)图P4.8解：9. 试画出如图P4.9所示时序电路在一系列CP信号作用下，Q0、Q、Q2的输出电压波形。设触发器的初始状态为Q=0。CPQ0QQ2图P4.9解：先画Q0波形，再画Q波形，最后画Q2波形。IIIIIIIIIIIIIIIIIIIICP_IIIIIIIIIIIIIIIIIIIIQoL_nL_T-LJL_IIIIIII
12、IIIII!IIjQiI|i:III1 IIIIIIIIII丄IIIIlllllli!iiii2 :1:10. 有一简单时序逻辑电路如图P4.10所示，试写出当C=0和C=1时，电路的状态方程Qn+1，并说出各自实现的功能。XCPC图P4.10解：当C=0时，J=X,K=XQn+1=JQn+KQn=XQn+XQn为T触发器当C=1时，J=XK=XQn+l二JQn+KQn=X为D触发器11. 用上升沿D触发器和门电路设计一个带使能EN的上升沿D触发器，要求当EN=0时，时钟脉冲加入后触发器也不转换；当EN=1时，当时钟加入后触发器正常工作，注：触发器只允许在上升沿转换。解：当EN=0，Qn+1=
13、Qn；当EN=1，Qn+1=D，则Qn+1=EN-Q1+EN-D，令D=EN-Qf+EN-D即可。b_TLJT_rmLrmLrLAa)12.由JK触发器和D触发器构成的电路如图P4.12(a)所示，各输入端波形如图P4.12(b)，当各个触发器的初态为0时，试画出Qo和Q1端的波形，并说明此电路的功能。AQoQ1b)图P4.12解：BAQoQ1根据电路波形，它是一个单发脉冲发生器，A可以为随机信号，每一个A信号的下降沿后；Q1端输出一个脉宽周期的脉冲。4时序逻辑电路习题解答#CP1A13.时序电路如图P4.13(a)所示。给定CP和A的波形如图P4.13(b)Qi、Q2、Q3的波形，假设初始状态为0。a)图P4.13，画出Qn+1=Q1nQ3nQ2n，Qn+1=Q1nQ2nQ3nQin，Ri=Qn，14.分析图P4.14示电路，要求：(1) 写出JK触发器的状态方程；(2) 用X、Y、Qn作变量，写出P和Qn+1的函数表达式;(3) 列出真值表，说明电路完成何种逻辑功能。P
