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1、实验调试中出现的问题Modelsim实验调试的问题1.编译过程中的问题1)M Add rt?ms to the ProjectClick on the icon to dd item? afthat tvp已n 匚f已吕十已 Mew FileAdd Ejastrig FileCreate Simulator!Create New FolderClc E新建工程后: 如果这里选择是 creat new file ,因为这里默认是VHDL.一定记得这里把这里的 Add file as type 改为verilog 2）如果是 add existing file :I 匚rete ProjectPr
2、oject Marne1PrtjjedrLQStionE: c&unt e ts ixBrow 證DefeultLibrary MameCopy Settings From/ inodes/nodelsia, iniQrg粧 |氐 Copy Library Mappings 厂 Reference Lterary MappingsOK Cancel里面要把所有的工程文件，包括仿真文件放在project location或者在下面的选项卡中:我们要注意把 Optimization中的enable optimization的选项取消了:选择 copy to project directory !注
3、意了：由于我们用的软件都是自己破解的，所有，有时候即便选择了copy toproject directory有时候编译还是会出错，所有我们还是自己把工程文件，v拷贝到我们的工程目录中吧。2.仿真中出现的问题：当编译成功之后我们就可以进行仿真了1）在仿真的时候有些版本的 modelsim仿真出来的波形是直线原因是材 Start SinnulationDesign VHDL VerJog Lib writs SOF OiSers TlNarneType Pstfi血血血血血血血血血1廿廿 FhJ-i)-Fh 廿廿一woHtLibYEi/cQirtersix/workfloatfbdtoLitxai
4、y5MODEL_7EC H/. ./floatfixlibmtiAvinLibrary5MQDEL_TE 匚mtiOvnnLibrarySMODEL_IEC HAJovn-2-0.1mtiPALibraryMODEL_TECH/./pa_libmtiUPFLibrarySMODEL_TE 匚 HR JgfJibsv_stdLibrafySMODEL_TECHA7sv_stdvital20Q0LibrarySMODL_TE 匚 JvitalZMOieeeLitxary5MODEL TE匚 H/, ./iceerResolutionptimijaton Options.Design UniOpti
5、miratonEnable optimizetior匚an cel初 Start SimulationType% thLibraryEjfoountersix/work+ 血 floatfixlib_ibrarySMODELjTCH/.ffioatfixlit+ 血 rrtiAvrnLibrary$NODELJECH/,./avm+ 血 mtOvnnLibrarySMODELJECH/.VovmZO, 1廿血血阳LibrarySWODELJTE 亡+ 血l mtilJPF_ibrary5MODEL _TECH/” /up fjib+ jK sv.stdLibrary5M0DELJTtCH/sv
6、_std+j 血 vrtal2000LibrarySMODELJTKH/.拥国 200D 如 ieeeHl-_ibrarySMODELJTECH/./ieEeOeagri VHDL Verikg Libraries SDF Others口esign Uriit(s)ke solutionOptiinz a ton广 &iable ptimiseticnOptimjFNtjon Options.K匸 ancel2）经常碰到这样的错误：“ #Error load ing desig n”解答：loading design的问题 就是你对每个模块编译后的内容,也就是你在 work库里出现的东西提示你
7、加载设计错误，就是说明你加载的东西在 work 库里没有， 这的问题的原因有两个：（1）testbench没有写好（2） 在modelsim编译的时候相关的文件没有添加到modelsim中。所以我们的对应的解决办法也有两个：A. 虽然我们编译通过了，但是可能有些字符拼写错误。B. 我们可以关掉软件，再重新打开重新编译，重新仿真。当我们编译成功之后在仿真的过程中，还会3）仿真时遇到如图所示的情况:不能看到全局时，可以通过工具栏里这两个符号进行调节，结果如图:II 上面问题虽然解决了，但是result结果却让人头疼，根本看不清是多少, 此时，可以通过如下步骤把他修改成十进制数字，是不是可以看得很清
8、楚了。还可以修改字体的大小和颜色，通过如下步骤：全选所有信号，右键选择“properties ”，出现对话框（右边的图），可以在“ View”栏里选择颜色，在“Format”栏选择字体大小，默认的是17,我们改成37之后，效果如图：omtoooOl ID d /tryjrtTiap/i3 /bryftctTdOjfcit/tr fijctTap?tsel廿 /frybctTopjfr已也尺GortHne Shgrris.FfiTEfi NqFptCCdock.OfcjKt DfiarsitignFomet树 /.a -e P s pert 5mJrpare；: Jis； ryfuicTaf.；
9、!.,. 加 韦F |席 lsra 宁 LoxErtnt r Xiahg牺htrVa:g :印席鈕ogStep席 4.0 IrttesJate: 斤 Inaoq Bads:epamviavefarift 內廿*n可以看得更加清楚二.synplify实验调试中出现的问题1.第一个大问题就是大部分同学，不明确 synplify 到底是干什么的，在新建工 程之后，当添加文件时竟然都把testbench也加入了工程中，导致run不通过！ 解答：Synplify、Synplify Pro 和 Synplify Premier 是 Synplicity（ Synopsys公司于2008年收购了 Synpl
10、icity 公司）公司提供的专门针对 FPGA和CPLD实 现的逻辑综合工具，Synplicity的工具涵盖了可编程逻辑器件（FPGAs PLDs和cplds的综合，验证，调试，物理综合及原型验证等领域。2.synplify 不能综合状态机的“ default ”状态：编码风格中要求对case语句的 使用要做到取值完全覆盖，用 case来判断状态机的状态，然而用 synplify 综 合时出 warning : OTHERS clause is not synthesized, 这里什么没有综合的原因是什么?FSM分两大类：米里型和摩尔型，组成要素有输入（包括复位），状态（包括当 前状态的操作
11、），状态转移条件，状态的输出条件，图1为状态机结构图。设计FSM的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和 状态的操作和判断等写到一个模块中。另一种是将状态转移单独写成一个模块， 将状态的操作和判断等写到另一个模块中（在 Verilog 代码中，相当于使用两 个“always” block ）。其中较好的方式是后者。其原因如下：首先FSM和其他设计一样，最好使用同步时序方式设计，好处不再赘述。而状 态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件 的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就 在于第二种编码将同步时序和组合逻辑分
12、别放到不同的程序块中实现。这样做 的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利 于用户添加合适的时序约束条件，利于布局布线器实现设计。显式的FSM描述方法可以描述任意的 FSM（参考Verilog 第四版P181有限状 态机的说明）。两个always模块。其中一个是时序模块，一个为组合逻辑。时 序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。同步：always （posedge elk）if （!reset）always (posedge elk or n egedge reset) if (!reset)组合逻辑用ease语句，sensitive lis
13、t 包括当然状态（eurrent state ） 和输入（a,b,e）。对于状态机的输出可以通过寄存器寄存一下，消除毛刺，这将另外需要一个 always块，也就是状态机三个 always块的写法。编码风格：1）参数定义用parameter状态的定义用parameter定义，不推荐使用define宏定义的方式，因为 define宏定义在编译时自动替换整个设计中所定义的宏，而parameter仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。2）时序电路中一定要使用”=”非阻塞赋值方式Verilog的非阻塞行赋值模拟的是实际硬件中串行寄存器的行为，排除了很 多潜在的竞争冒险。在使用非
14、阻塞赋值的时候，很多设计者采用in tra-assig nment timi ng delay（在非3）Sy nplify中状态机设计：可以在Synplify 中添加在state定义时添加如下约束属性来限定状态机的 编码：reg 2:0 state /* syn thesis syn_en eod ing = on ehot */;Synplify中包含一个强大的FSM编辑器，可以产生在时间和面积上均得到优化的状态机设计，但这将忽略一些状态机中未定义的状态（invalid state ）,如果必须在状态机进入了未定义的状态后能自动回到有效状态，可以在状态 机生成时添加一个安全属性（safe），使得到达无效状态时能回到初始状态， 这对电路的时间和面积产生很小的影响：reg 2:0 state /
