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1、封面作者： Pan Hongliang仅供个人学习 EDA技术2/15课程设计报告二0一一年06 月30日3/15个人收集整理勿做商业用途目录1课程设计目的12课程设计题目描述和要求13课程设计报告内容24145141. 课程设计目的1、通过课程设计使学生能熟练掌握一种EDA软件（MAX+plus2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程，为以后进行工程实际问题的研究打下设计基础。2、通过课程设计使学生能利用EDA软件（MAX+plus2）进行至少一个电子技术综合问题的设计，设计输入可采用图形输入法或VHDL硬件描述语言输入法。3、通过课程设计使学生初步具有分析、寻找和排除
2、电子电路中常见故障的能力。4、通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。2. 课程设计题目描述和要求抢答器接通电源后，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯。抢答开始时，主持人将控制开关拨到“开始”位置，扬声器给出声响提示，抢答器处于工作状态，这时，抢答器完成以下工作：（1）优先编码器电路立即分辨出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号；（2）扬声器发出短暂声响，提醒主持人注意；（ 3）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；（ 4）当选手将问题回答完毕，主持人操作计分开
3、关，计分电路采用十进制加 / 减计数器、数码管显示。本轮抢答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。设计框图4/15个人收集整理勿做商业用途优先编译码显示抢答按钮锁存器电路码电路电路主持人报警电路控制电路控制开关主电路预制计分电路译码电路显示电路扩展功能电路加分减分图 1 抢答器总体框图由主体电路和扩展电路两部分构成， 主体电路完成基本的抢答功能， 即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。扩展电路完成各选手的得分显示功能。3、课程设计报告内容3.1 总体设计电路3.2 模块设计和相应模块程序（一）抢答鉴别模块1、
4、VHDL 源程序library ieee;-抢答鉴别模块entity qdjb isport(rst,clk2:in std_logic;s0,s1,s2,s3:in std_logic;states:buffer std_logic_vector(3 downto 0);5/15个人收集整理勿做商业用途tmp:out std_logic);end qdjb;architecture one of qdjbissignal st:std_logic_vector(3 downto 0);beginp1:process(s0,rst,s1,s2,s3,clk2)beginif rst=0then
5、tmp=0;st=0000;elsif clk2event and clk2=1 thenif (s0=1 or st(0)=1)and not( st(1)=1 or st(2)=1 or st(3)=1 )thenst(0)=1;end if ;if (s1=1 or st(1)=1)and not( st(0)=1 or st(2)=1 or st(3)=1 )thenst(1)=1;end if ;if (s2=1 or st(2)=1)and not( st(0)=1 or st(1)=1 or st(3)=1 )thenst(2)=1;end if ;if (s3=1 or st(
6、3)=1)and not( st(0)=1 or st(1)=1 or st(2)=1 )thenst(3)=1;end if ;6/15个人收集整理勿做商业用途tmp=s0 or s1 or s2 or s3;end if ;end process p1;p2:process(states(0),states(1),states(2),states(3)beginif (st=0000) then states=0000;elsif (st=0001) then states=0001;elsif (st=0010) then states=0010;elsif (st=0100) then
7、 states=0011;elsif (st=1000) then states=0100;end if;end process p2;end one;抢答鉴别模块图抢答鉴别模块用来准确直观地判断A、B、C、D、E、 F 六组抢答者谁最先按下按钮 , 并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分。 同时组别显示端为下一模块输入信号，以方便主持人为该组抢答成功者进行加减分的操作。（二）计时模块1、VHDL源程序library ieee;7/15个人收集整理勿做商业用途entity js isport(clk,rst,s,stop:in std
8、_logic;warn:out std_logic;ta,tb:buffer std_logic_vector(3 downto 0);end js;architecture one of js issignal co:std_logic;beginp1:process(clk,rst,s,stop,ta)beginif rst=0 or stop=1 thenta=0000;elsif clkevent and clk=1 thenco=0;if s=1 thenif ta=0000 thenta=1001;co=1;else ta=ta-1;end if;end if;end if;end
9、 process p1;p2:process(co,rst,s,stop,tb)beginif rst=0 or stop=1 thentb=0010;elsif coevent and co=1 thenif s=1 thenif tb=0000 then tb=0011;8/15个人收集整理勿做商业用途else tb=tb-1;end if;end if;end if;end process p2;end one;计时模块图在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行30 秒的倒计时，并且在 30 秒倒计时后无人抢答显示超时并报警。 其中有抢答时钟信号 clk2 ；系统复位
10、信号 rst ；抢答使能信号 s；抢答状态显示信号 states ；无人抢答警报信号 warn；计时中止信号 stop ；计时十位和个位信号 tb ，ta 。（三）数据选择模块1、VHDL源程序library ieee;entity sjxz isport (a,b,c: in std_logic_vector(3 downto 0);clk2,rst: in std_logic;s: out std_logic_vector(1 downto 0);y: out std_logic_vector(3 downto 0) );end sjxz;architecture body_chooser of sjxz issignal count: std_logic_vector (1 downto 0);begins=count;process(clk2,rst)beginif(rst=0)then count=10)thencount=00;else count=count+1;9/15个人收集整理勿做商业用途
