《陈新武DFT讲稿》由会员分享，可在线阅读，更多相关《陈新武DFT讲稿（80页珍藏版）》请在金锄头文库上搜索。
1、声明：本讲义内容用于内部交流和学习，请注意保护作者的版权撰写人：_日 期：_集成电路测试方法研究华中科技大学IC设计中心陈新武目 录摘 要IAbstractII1 序言1.1背景及其意义(1)1.2 国内外研究现状(3)1.3 本文的主要内容(5)2 集成电路可测试性设计的基本概念2.1 DFT的基本概念(6)2.2 DFT的常用方法(6)2.3 系统芯片与IP核(10)2.4 自动测试设备（ATE）(11)2.5 集成电路可测试性设计的挑战(12)3 边界扫描测试方法3.1 边界扫描基本状况(14)3.2 IEEE Std 1149.1(14)3.3 IEEE Std 1149.4(16)3
2、.4 IEEE Std 1149.5(18)3.5 IEEE Std 1149.6(20)3.6 边界扫描测试的发展前景(22)3.7 本章小结(22)4 全扫描可测试性实现方法4.1为什么需要扫描测试(23)4.2可扫描单元类型(24)4.3如何提高故障覆盖率(28)4.4 一个实现实例(41)4.5本章小结(42)5 集成电路的低功耗DFT方法5.1测试模式下功耗比较高的原因(43)5.2基于扫描设计的低功耗DFT方法(44)5.3基于非扫描设计的低功耗DFT方法(47)5.4本章小结(52)6 测试调度问题6.1为测试调度问题建立数学模型(53)6.2解析测试基准电路ITC02(56)6
3、.3测试调度算法(61)6.4实验数据的构造(64)6.5实验结果与分析(65)6.6本章小结(66)7 总结与展望7.1 总结(68)7.2 本文的创新点(69)7.3 展望(69)参考文献(72)附录1 一个测试基准举例(78)II精品范文模板 可修改删除1 序言本课程目的在于研究集成电路的测试实现方法，可以用于指导集成电路的设计工作。1.1背景及其意义随着集成电路制造技术和复杂度的提高，集成电路设计工程师可以将一个系统集成在一个芯片中，其中可能包括逻辑部分、存储器、模拟部分、模数混合部分等等，这样的系统称为片上系统，也称为系统芯片（SoC）。相对于板上系统，系统芯片极大地缩小了系统体积，
4、减少了板级系统中芯片与芯片之间的互连延迟，从而极大地提高了系统的性能。为了缩短上市时间和节约开发成本，系统芯片越来越多的采用嵌入式核进行设计，这些嵌入式核被称为IP（Intellectual Property）核，这种基于库资源的IP复用设计方式将成为IC设计的主流方式1。但是基于IP核的系统芯片设计方法也给设计者提出了更多的挑战，可测试性设计就是其中的难题之一。IEEE与JTAG于1990年提出了JTAG标准，即IEEE Std 1149.12，用于解决芯片之间的互连测试。但是，芯片之间的互连除了简单的导线连接之外，还有电容耦合或者电感耦合方式等，为了解决这类互连测试问题，IEEE 标准化组
5、织又于1999年提出了IEEE Std 1149.43；模数混合系统的出现，使得原来的1149.1表现出某些不足，因此，该组织于2001年对1990年版本的1149.1进行了修订4。随着各芯片之间的信号传输速度的提高(高达数GHz)，数字信号在这些通道上逐渐表现出模拟特性，为了能够对高速数字通道进行测试，该组织又于2004年推出了IEEE Std 1149.6标准5。另外，该组织还提出了IEEE Std 1149.5标准6。这些标准的出台，大大的推动了互连测试技术的发展。值得指出，边界扫描系列标准虽然是为了进行互连测试而提出的，它也可以应用于芯片内部的可测试性设计。只是由于芯片内部的测试需要较
6、大的数据量，而边界扫描所提供的扫描端口数目较少，所以在大多数情况下，它只用于芯片之间的互连测试。对于芯片内部的可测试性设计，主要采用扫描设计和BIST方法。Mentor公司和Synopsys公司的可测试性设计工具都支持这两种方法。但是现代的测试工具还有许多不够完善的地方，比如在BIST方面，它们都不能够实现测试向量生成器的分离，即：将一个测试向量生成器分成多个可以工作在不同时钟频率下的多个测试向量生成器，分别作用在不同的被测试模块的引脚上。扫描技术除了边界扫描之外，还包括全扫描和部分扫描。全扫描技术就是将芯片内部所有的触发器用可扫描触发器替换，而部分扫描则是将芯片内部的一部分触发器采用可扫描触
7、发器替换。目前这项技术已经比较成熟，需要解决的只是一些细节问题，目的在于提高故障覆盖率和易测试性。BIST技术是一种内建自测试技术，对于它的研究目前主要集中在低功耗和高故障覆盖率方面。系统芯片的测试自动化包括两个方面的内容，一个方面是系统芯片本身要具有高度的可控制性和可观测性，另一个方面就是要有功能强大的自动测试设备。以上所提到的问题都属于第一方面的问题。下面简单介绍第二方面的问题。自动测试设备需要将测试激励施加到被测试芯片，随着芯片复杂性的提高，测试数据量非常浩大，所以它应该有很大的内存（经常需要几十个吉字节）。为了缩短测试时间，就要尽可能的让芯片内部各模块进行并行测试，如何让芯片在最短的时
8、间内完成测试，又要保证各项资源不冲突，是一个困难的问题。为了缩短测试时间，要考虑到很多因素，下面列出几个最重要的问题：（1）功耗约束问题：系统芯片各个模块在并行测试时，功耗往往很高，所以必须确定功耗极限值，这个极限值的确定往往与芯片的材料、电路的性质等多种因素有关；（2）TAM优化问题：自动测试设备往往要提供大量的测试总线，如何将测试总线分配给相应的被测试模块，缩短测试时间，是一个困难的问题；（3）优先级问题：系统芯片中各个模块的测试并非完全独立，外层模块的测试有时需要它的嵌入式模块先完成测试；（4）资源冲突问题：测试资源包括内部与外部的各种总线、激励产生单元、响应分析器等。在并行测试期间，同
9、一个测试资源不能在同一时刻分配给不同的测试模块，同一个模块也不能同时分配给不同的测试资源。（5）故障模型的复杂性：现代的自动测试设备往往只能测试固定型故障，对于电流故障模型的测试大多不能胜任。虽然有些测试设备可以实现电流模型的测试，但是目前的技术水平仍然不能准确确定故障位置。由于目前的自动测试设备很难处理好以上问题，特别是测试调度问题，我们希望通过自己的努力，在测试调度领域做出一点有益的尝试。鉴于以上种种情况，在国家自然基金的资助下，我们开展了一系列的工作。1.2 国内外研究现状随着半导体技术和设计自动化工具的快速发展，芯片的复杂性不断上升，VLSI需要提供广泛的可测试性特点7。为了缩短芯片的
10、上市时间，越来越多的设计者使用嵌入式核的设计方法来设计系统芯片。这样，系统芯片就由多个内核构成，而且这些内核可能来自不同的开发商，因此也就有不同的内建自测试策略。在测试模式下，功耗比正常工作模式下高出很多。为了解决测试功耗问题，许多学者从不同的角度进行了有益的尝试。主要方法有：满足功耗约束的测试调度算法8，低功耗BIST测试向量生成算法9，测试矢量压缩技术10，电路划分技术11，低功耗ATPG生成技术12，测试向量的排序技术13，扫描路径分段技术14，多扫描电路的交叉扫描结构15，利用系统芯片上的处理器、寄存器、存储器等资源进行软硬件协同DFT设计等多种BIST技术16，减少翻转次数的DFT结
11、构技术17等。SoC测试的出发点是缩短被测试芯片占用ATE插槽的时间，以便降低测试代价。基于扫描的测试由于采用串行的方法来传输测试数据，这个问题就显得尤其重要。如今，系统芯片大量的测试数据不仅增加了测试时间，也要求自动测试设备（ATE）具有更大的存储空间（包括大量的内存和外存），以便可以容纳巨大的数据量，这将导致更加昂贵的ATE和更高的测试代价。许多研究人员采用各种各样的压缩算法来减少测试向量，取得了不少成就。另外一个值得注意的问题就是：测试电路的工作频率往往和内核正常工作的频率相差很远，从而使得即使通过测试认为是无故障的电路，当切换到工作频率时，电路仍然不能正常工作。一般情况下，系统芯片中会
12、有一个或多个处理器、寄存器和一定容量的存储器，可以利用这些资源，通过各个核心逻辑之间合适的接口，访问相应的核心逻辑及其辅助电路，根据捕获到的响应来对芯片进行故障检测和故障定位。由于这种测试频率与实际工作频率相同，因此可以杜绝这种特殊的故障18。对系统芯片的测试，实际就是对芯片中的若干IP核进行测试。随着IP数据库建设的发展，越来越多的系统芯片将基于嵌入式核而设计。现在的系统芯片，其中的IP核数目已经达到几十个以上，在未来不多的几年，系统芯片中的嵌入式核的数目将会达到数百。只有将这些嵌入式核进行并行测试，才能有效的缩短测试时间。这些问题可以归结为系统芯片的测试调度问题。为了能够比较诸多测试调度算
13、法的优劣，就需要一个公用的测试基准，ITC02测试基准电路就应运而生了19。围绕着该套测试基准，许多学者展开了大量的研究工作。随着集成电路制造工艺的进步，SoC内部IP核间互连导线的测试已不仅仅为测试互连导线的导通、短路及桥接等传统故障，还应测试由于特征尺寸变小和工作频率提高而带来的串扰和信号完整性故障。SoC的芯片级测试，其所涉及的测试要求不仅仅是要提供从芯片引脚到IP核的测试访问和支持用户定义逻辑及IP核间互连测试，还包括IP核的隔离和测试控制、测试资源共享、测试调度以及测试方法评估和优化等内容，是一个复杂的系统工程。本课程的主要工作就是对扫描测试技术、ATPG技术、低功耗DFT技术、测试
14、调度等问题进行有益的学习和探讨。1.3 本课程的主要内容本文的目的在于探讨集成电路的测试方法与故障诊断，所以将涉及到边界扫描技术、全扫描与部分扫描技术、ATPG技术、低功耗DFT技术和测试调度算法。篇章结构的组织如下：第二章介绍本课程要用到的一些基本概念，包括：系统芯片和IP核、常用的DFT实现手段、边界扫描技术、BIST技术、测试调度等。第三章剖析边界扫描技术，包扩IEEE Std 1149.1、1149.4、1149.5和1149.6。旨在说明如何在芯片与芯片之间，嵌入式芯核与嵌入式芯核之间的互连测试如何实现。特别是当采用电容耦合技术和高速数字技术的情况下，应该采用什么标准。第四章介绍全扫
15、描和部分扫描技术，探讨扫描链的实际设计过程中出现的问题和解决的办法，并使用Synopsys公司的DFT工具进行了验证。第五章介绍低功耗DFT技术，包括基于扫描技术设计的低功耗DFT实现方法和基于非扫描技术设计的低功耗DFT方法。采用这些技术进行IP核的设计，可以有效地降低芯片测试的功耗和缩短芯片的测试时间。第六章介绍测试调度算法。构造一种新型的系统芯片测试调度模型，提出了一套行之有效的测试调度算法，并分析了测试调度的结果。第七章对整个课程进行总结，并给出了以后的研究方向和应该解决的问题。2 集成电路可测试性设计的基本概念本章介绍DFT(Design For Test)的基本概念。给出常用的DFT实现方法及其适用场合，SoC(System on a Chip)和IP（Intellectual Property）核相关的基本知识，并对自动测试设备（ATE，Automatic Test Equipment）作一个简单的介绍，分析系统芯片可测试性设计所遇到的挑战。2.1
