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1、. .FPGA课程设计实验报告题目： VHDL编写的数字钟设计学院：电子信息学院专业：电子与通讯工程：朱振军基于FPGA的VHDL数字钟设计一、功能介绍1在七段数码管上具有时-分-秒的依次显示。 2时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按24进制计数，分、秒按60进制计数。 3整点报时，当计数到整点时扬声器发出响声。 4时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现整体清零和暂停的功能。 5LED灯循环显示：在时钟正常计数下，LED灯被依次循环点亮。待增加功能：1. 实现手动调节闹铃时间，在制定时间使扬声器发声。2. 实现微妙的快速计数功能，可
2、实现暂停、保存当前时间、继续计数的功能。二、设计方案本文数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块共7个模块。设计框图如下：图一数字钟系统设计框图由图1可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟50MHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的
3、计数输出分别送到显示模块。由于设计中要使用按键进展调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进展调节。图二数字钟的顶层设计原理图三、设计过程由数字钟的顶层设计原理图可知：系统的外部输入即为系统的时钟信号CLK =50MHZ,系统的外部输出有蜂鸣器信号buzzer，LED显示信号LED3.1和shan与按键去抖动模块的o3相连，数码管显示信号xianshi7.0，数码管位选信号xuanze7.0。下面将对部功能模块进展详细说明；1.分
4、频模块pinlv对系统的时钟50MHZ进展分频，设置不同长度的计数值，当系统时钟clk有变化时计数器开场计数，当计数到某个值时输出一个信号，计数值不同输出信号的周期也就不同，从而实现了对系统时钟进展不同的分频，产生不同频率的信号。由VHDL语言生成的模块图和程序说明如下：图三分频模块优选. -library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pinlv isport( clk:in std_logic;-系统时钟输入端口 clk2ms:out std_logic; clk500ms:o
5、ut std_logic; clk1s:out std_logic);-各频率信号的输出端口 end; architecture beh of pinlv isbeginp1:process(clk) 进程p1variable count1:integer range 0 to 49999999;begin if(clkevent and clk=1)then count1:=count1+1;-在clk 的上升沿计数 if count1=24999999 then clk1s=0; elsif count1=49999999 then clk1s=1; else count1:=0;-产生周
6、期为1s的时钟信号 end if; end if; end process p1;-完毕进程p1 p2:process(clk)进程p2 variable count2:integer range 0 to 99999; begin if(clkevent and clk=1)then count2:=count2+1;-在clk上升沿计数 if count2=49999 then clk2ms=0;elsif count2=99999 then clk2ms=1;-产生周期为2ms的扫描信号 end if; end if; end process p2;-完毕进程p2 p3:process(
7、clk)进程p3 variable count3:integer range 0 to 24999999; begin if(clkevent and clk=1)then count3:=count3+1;在clk上升沿计数 if count3=12499999 then clk500ms=0; elsif count3=24999999 then clk500ms2499999 then o1=0; else o12499999 then o2=0; else o22499999 then o3=0; else o32499999 then o4=0; else o4=1; -延时0.5s
8、 end if;cant1:=cant1+1; -加一计数cant2:=cant2+1; -加一计数cant3:=cant3+1; -加一计数cant4:=cant4+1; -加一计数 end if;end process;end beh;- .word.zl. -设置计数初值在quartus II开发环境中进展仿真验证图五按键去抖动仿真效果图由于0.5s太长，在本仿真中设置了很小的一个量10clk，从图中可以看出根本实现了按键去抖动的效果。无论按键怎么抖动，输出总是保持稳态10clk，当下一个触发来了以后，就可以触发单稳态。3，按键控制模块self1本设计中使用了两个按键进展对时钟的暂停和调
9、秒操作，当ok2按下时时钟暂停，再按ok3那么进展秒个位的加一计数，每按一次进展加一处理。当调节好时间后，在按ok2键重新开场计数。由VHDL语言生成的模块图和程序说明如下：图六按键控制模块- .word.zl. -library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity self1 isport(c:in std_logic;ok2:in std_logic;ok3:in std_logic;ck:out std_logic);end ;-设置端口architecture bea of self1 issignal m:std_logic;signal t:std_logic;beginp1:process(ok2,ok3,c)ok2和ok3触发进程beginif ok2event and ok2=0 then m=not m;-由ok2 的动作产生m的电平信号
