实验II组组合逻辑电路性能与应用姓名：郭飞班级：151716班 学号：15171147一，实验名称组合逻辑电路性能与应用二，实验目的1. 掌握组合逻辑电路的功能分析与测试2. 掌握使用门电路设计组合逻辑函数的方法3. 理解全加器、译码器的功能4. 掌握集成组合电路应用三，实验内容1. 组合逻辑电路功能测试2. 用基本逻辑门电路组成全加器3. 通用译码器功能分析四，实验步骤实验1组合逻辑电路功能测试一、 预备知识根据逻辑功能的不同，可以将数字电路分成两大类，一类为组合逻辑函数， 另一类为时序逻辑函数在组合逻辑函数中，任意时刻的输出仅仅取决于该时刻 的输入，与电路原来的状态无关确定一个组合逻辑电路的功能，是要对该组合逻辑电路进行分析，通常采用 的分析方法是从电路的输入到输出逐级写出逻辑函数式，最后得到表示输出与输 入关系的逻辑函数式之后可用公式化简法或卡诺图化简法将得到的函数式化简 或变换为了使电路的逻辑功能更加直观，有时还可以将逻辑函数式转换为真值 表的形式二、实验步骤1. 分析图2-7所示电路的逻辑功能，填写表2-2图2-7S1S0D0D1D2D3Y0000010010010110010011110000表2-22. 列写图2-7所示电路的逻辑表达式，列写真值表。
3. 根据图2-7所示电路的真值表写逻辑函数4. 从Multisim仿真软件的元件库中调出74LS00两只，按图2-7接线，并按 表2-2置位，测试各输出端的逻辑状态，验证所测结果是否与上述分析一 致5. 总结图2-7所示电路的功能6. 如实记录仿真过程及仿真结果，书写实验报告三、实验结果与分析根据图2-7所示的逻辑电路，我们得出电路的逻辑表达式为：Y = (D S ’S ’+ D S ’S + DSS ’+ D S S) 0 0 1 1 0 1 2 0 1 3 0 1真值表部分截图为：河0D0DD4cM 1ncg[}c10:*02Qcccic90 iGl:l:0icUcc■c<^D5□cc1ct0-cc110:-070■■1114ac1cI]1Ml0c1c11? 1 n□c1c1<■1a■1c111M2Q11Q01根据实验结果和真值表，我们可以分析出:（1）当S0 = 0，S1 = 0，可以看做一个比较器当输入的二进制数DOD1D2D3小于等于0111 时输出低电平，大于0111时输出高电平2） 当S0 = 0, S1 = 1时，对输入的二进制数D0D1D2D3对应十进制数对4取摸，当模为 0,1时，输出低电平，当模为2,3时，输出高电平。
3） 当S0 = 1，S1 = 0时，对输入的二进制数D0D1D2D3对应十进制数对8取摸，当模为 0,1,2,3输出为低电平，当模为4,5,6,7输出为高电平（4） 当S0 = 1，S1 = 1时，对输入的二进制数D0D1D2D3对应十进制数对2取摸，当模为 0输出为低电平，当模为1输出为高电平也就是说S0和S1起控制作用，对电路运行的模式进行选择，然后实现上述的功能当 然这样的电路还可以有其他功能，以上只是对其中一种功能（规律）进行了分析实验截图如下:遂辑多溢-XL匚IO O 0 0 O 0 O GABLDtbGH顷0000[}CD 1000001Q002000■a0}D[}-10004001fl°□ 0500011flO0S0001■00C070001-1Q口8001D010090010C!11C 1 J001Q■01C1 10010-11C1 20■311001A'B^C+A'BE+.^D+^EF实验2用基本逻辑门电路组成全加器一、 实验原理1. 全加器在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑 来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加 这种运算称为全加，所用的电路称为全加器。
全加器可以用两个半加器和两个与门、一个或门组成，在实验中，常 用一块双异或门、一个与或非门和一个与非门实现2. 组合逻辑电路的设计根据给出的实际逻辑问题，求出实现这一逻辑功能的最简单逻辑电路， 这就是要完成组合逻辑函数的设计组合逻辑函数的设计工作通常可以按 照如下步骤进行：1） 逻辑抽象2） 写出逻辑函数式3） 选定器件的类型4） 将逻辑函数化简或变成适当的形式5） 根据化简或变换之后的逻辑函数式，画出逻辑电路的连接图本实验是要求用基本逻辑门电路组成全加器，即要求用基本逻辑门电 路实现全加器的功能，这本质上是一个组合逻辑函数的设计问题二、 实验步骤1.设计一个用异或门74LS86 （管脚图见图2-9）、与或非门74LS54 （管脚 图见图2-10）和非门74LS04 （管脚图见图2-11）实现的全加器，画出逻 辑电路图，写出逻辑表达式，并填写表2-4中的设计值VCC B4 A4 Y4 B3 *3 Y3I 14 13 12 11 10 a a~ "a ' 4~~-仲—"e [7Al B1 ¥1 A? B2 YZ GNU图2-9图 2-10图 2-112. 从Multisim仿真软件的元件库中调出异或门、与或非门和与门，按自己设计的电路连线，连线时注意与或非门中不用的与门输入端接地。
3. 当输入端Ai. Bi和Ci-］按表2-4置位时，仿真测试上述所搭电路的输出， 将仿真测试结果记入表2-4中的仿真测试值，并与设计值相比较表2-4AiBiCi-1S.iCi设计值仿真测试值设计值仿真测试值000000000111000101100011001110011001010011110001111111114.如实记录仿真过程及仿真结果，书写实验报告四、实验结果与分析首先，仿真结果部分截图如下（三个图分别对应列表的前三行）:74:::74LSS® ::::A河时,74i.SMNAq(MN为逐6口74LS54N—~74S04M .由图可见仿真结果与预期结果吻合，这样的一个电路的功能是一位加法器，即可以接受前面的进位信号也输出该位的进位信号当(A.+B.+C. J>=2 时，C=1；反之 C = 0；当(A.+B.+CJ2 或 0 时，S. = 0，i i i-1 i i i i i-1 i反之为1实验3通用译码器功能分析、 预备知识1. 通用译码器译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低 电平信号或另外一个代码常用的译码器电路有二进制译码器、二-十进制 译码器和显示译码器。
74LS138是一种常用的二-十进制译码器，其输入是 一组二进制代码，输出是一组与输入代码一一对应的高、低电平2. 74LS13874LS138的管脚图如图2-12所示，其逻辑图见图2-13，功能表见表2-5 当一个选通端(G1)为高电平，另两个选通端(/(G2A)和/(G2B))为低电 平时，可将地址端(A、B、C)的二进制编码在一个对应的输出端以低电 平译出利用G1、/(G2A)和/(G2B)可级联扩展成24线译码器；若外接一个 反相器还可级联扩展成32线译码器若将选通端中的一个作为数据输入端 时，138还可作数据分配器1)2)3)4)wrn Qlieu isENABLE图 2-1274LS138的引出端符号定义为:A、B、C：译码地址输入端G1:选通端/(G2A)、/(G2B)：选通端(低电平有效)Y0〜Y7 :译码输出端(低电平有效)其逻辑图为:图 2-13ENABLF HPUTSOUTPUTS其功能表为:表2-5二、实验步骤1.从Multisim的TTL器件库调出3线-8线译码器74LS138用鼠标右键单 击器件，在下拉菜单中点击Help，即可打开74XX系列芯片的功能手册， 从中找到74LS138的功能表，依据功能表，编辑译码器的功能分析电路 如图2-17所示。
2. 按动按键C、B、A，通过逻辑探测笔的状态，分析74LS138的基本功能注意观察选通端G］、G2a和G2b的基本作用，以及3位输入数据C、B、A 间的位权关系3. 如实记录仿真过程及仿真结果，书写实验报告五、实验结果与分析仿真结果截屏如下：VDD... iov由实验结果分析得：C, B, A三个输入的位权关系分别为：2人2,2人1,2的；气、&2A和^2b为使能与扩展接口，G1为高电平有效，G2AG2B同为低电平时有效。