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1、EDA 技术实验指导书王卫平 编安徽理工大学计算机学院20129实验一熟悉MAXPLUS II设计环境(验证性实验)一、实验目的了解MAX+PLUSII开发集成环境的输入编辑器、HDL综合器、仿真器、适配 器和下载器，熟悉 EDA 设计流程。二、实验内容熟悉MAXPLUS II操作界面和基本操作步骤。三、实验仪器与器材PC 机。四、实验基本原理MAX+plus II 界面友好，使用便捷，被誉为业界最易用易学的 EDA 软件。 MAX+plus II 支持原理图、 VHDL 和 Verilog 语言文本文件，以及波形与 EDIF 等 格式的文件作为设计输入，并支持这些文件的任意混合设计。 MAX
2、+plusII 具有 门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。在适配 之后，MAX+plusII生成供时序仿真用的EDIF、VHDL和Verilog三种不同格式的 网表文件。MAX+plusII 支持主流的第三方 EDA 工具，如 Synopsys、Cadence、Synplicity、 Mentor、 Viewlogic、 Exemplar 和 Model Technology 等。 MAX+plusII 支持除 APEX20K系列之外的所有Altera FPGA/CPLD大规模逻辑器件。附图 1-1 MAX+plusII 的管理器窗口s-fcil:MAX+plusI
3、I 的管理器窗口可以对 MAX+plusII 的所有功能进行管理和控制。图 1-2 MAX+plusII 的图形编辑器MAX+plusII图形编辑器(Graphic Edit or)是一个国标选取模式的程序,可快2T-4CTHRKT-234SOTOB|j| q ?： jri ”Itv d 吨| g 冋声J 用 i血 込 T 嶼 iu叹|皿.|”H |匸世MW No 一 | pn 三I 宀E0Tpl 1 忒；1 | li I d J I速建立简单或复杂的设计。完成的文件格式为* gdf,也可读入OrCAD*. sch。附图1-3 MAX+plusII的HDL文本编辑器MAX+plusII的HDL
4、文本编辑器是很有弹性的工具，提供多种硬件描述语言 的文字编辑与合成的环境。其中包括有：1、Altera Hardware Description Language (AHDL)2、Very High Integrated Circuit Hardware Description Language (VHDL)3、Verilog Hardware Description Language (Verilig HDL)以AHDL语法编写的文件格式为*.tdf，以VHDL语法编写的文件格式则为 *.vhd,而以Verilog HDL语法编写的文件格式则为*.V。可以设计程序创建一个 符号文件供图形编辑
5、器使用。附图 1-4 MAX+plusII 的波形编辑器MAX+plusII 的波形编辑器是个可做多方面应用的编辑器：一方面可用来设 计电路，其文件格式为*.wdf,另一方面则可以用来观察或输入仿真时的波形，文 件格式为* .scf。附图1-5 MAX+plusII的符号编辑器MAX+plusII 的符号编辑器可以用来观看一个逻辑电路的符号，也可以编辑 或创建符号文件，文件的格式为* .sym。可由电路图编辑器中选取符号文件以图 形模式编辑。附图 1-6 MAX+plusII 的编译器窗口MAX+plusII 的编译功能是将电路设计文件转换成编程下载用的输出文件， 包括*.pof文件与*.so
6、f文件。编译成功后还会产生一些文件名相同但扩展名不 同的文件，如*cnf文件、*.rpt文件与*snf文件。设计的程序必须经过编译 后才可以进行时序分析、仿真与下载。MAX+plusII 的主菜单用于启动各种应用功能，并在各种应用功能间切换。MAX+plusII的新建文件中包括4种类型，图形编辑文件(Graphic Editor file)、符号编辑文件(Symbol Editor file)、文本编辑文件(Text Editor file) 和波形编辑文件(Waveform Edi tor file)。MAX+plusII 的仿真功能非常强大，能够测试显现出所设计电路的逻辑与时序，故利用此仿
7、真功能可以验证电路的正确性，并可以找出错误的原因。计文件转换成下载用的输出文件，例如*.pof文件与*.sof文件。借助时间分析 的功能可达到最佳的布局规划，从而加快所设计器件的的处理速度，时序分析器 包括延时矩阵分析、建立和保持时间分析以及寄存器性能分析。m it KAX+plus II - c: axplus2edazgzlMM+plus II File Edit View Layout Assietl Jtilit百 Ujtictle Window Helpna s材心艮屈凰劇妙圍蠹瞬慟愛遐s-1Unassigned Nodes & Pins:週 (Last CoMpilation Su
8、ccessful) - Floorplan EditorChip Name: |zgz1 (EPF10K10LC8) Unassigned Unrouted口口Carry/Cascade 1 Chains口Color LegendColumn FastTrack Local LAB Fan-Out OnlyRow & Col. FastTrack/ Dedicated Input Row FastTrackSelected Node(s) t Pin(s)=s湘目用AoDa anowAaCol 4aCol 5aCol 6aCol 7aColOaCol 9aCol 10aCol匚MAxLusII
9、的底层图编辑实际器件配线般的配置电路输入和输出引脚，也可观看和修改编译后计算机自动附图也可以称为引脚平面编辑AX+pI层图器界方讦,面功能応Unassigned Nodes t Pins:I| Row & Col. FastTrack/ Dedicated Input Row FastTrackSelected Node(s) & Pin(s): Column FastTracksnsn8 口 den gd.end.end.end.end.en1056789817978777675配线的结果。另外，利用底层图编辑器可以很直观地进行器件管脚锁定。在MAX+plusII 的底层图编辑器视图上双击左
10、键来改变一下观察模式，包含 Device view和LAB view两种模式，同样可以在菜单下选择。附图1-11为LAB view模 式，附图1-12为Device view模式。M lAX+plus II 一 c:axplus2edazgz1MAX+plus II File Edit View Layout Assign Utilities Options Window HelpD启昌k?心&冏画妙妙圍蠹冈腐唏觀 尊罢JS (Last Coapilation Successful) Floorplan EditorChip Name: |zgz1 (EPF1 0K10LC8)匚oloi Le
11、gend UnassignedO Unrouted Nonassigridble74 (TDO)(DATAO)H12附图1-12 MAX+plusII的底层图编辑器Device view模式MAX+plusII 的编程器的功能是将电路设计文件转换后的输出文件，例如 *.pof文件与*.sof文件，烧写至FLEX系列器件或下载至MAX系列器件，亦可用 来检验与测试器件或转换烧写文件格式。此功能必须配合硬件实验设备才能进 行。在器件编程时，首先应该安装软件狗和下载线，这时需要进行硬件设置。(备注：MAX+PLUSII在WIN2000/XP上的安装设置：在 Windows98 上， MAX+PLUS
12、II 一旦安装完毕，经过设置即可使用下载功能。 在 Windows2000 上的安装，除了安装软件外，为使用 ByteBlasterMV 下载工功能， 还必须安装硬件驱动(dirver)，以支持MAX+PLUSII对PC机并口的操作。 具体操作步骤如下：(1) 首先安装 MAX+PLUSII(2) 选择(“开始”-“设置”-“控制面版”)( 3) 双击“游戏选项”然后选择“添加”-“添加其它”-“从磁盘安装” 命令，再单击“浏览”浏览驱动所在的目录： MAX+PLUSII 的安装目录 dirverswin2000;(4) 选择“WIN2000.inf”,单击“确定”；( 5) 在“数字签名未找
13、到”对话框中，选择“是”；(6) 在“选择一个设备驱动程序”窗口中，选择“Altera Bytblaster”，并 单击“下一步”；(7) 在接下去的“数字签名未找到”对话框中，仍选择“是”；( 8) 安装完成，依提示，重新启动计算机。在WINXP/WINNT操作环境下，若要使用下载(DOWNLOAD)功能，同样要安装 驱动，安装方法可参考在WINDOWS2000上的安装方法进行，在此不再赘述。)五、实验要求要求熟悉MAX+PLUSII设计环境并将MAX+PLUSII设计环境中功能模块介绍以 及实验心得写进实验报告。六、实验思考题结合MAX+PLUSII编译窗口中的7大模块理解EDA技术的设计
14、流程。实验二 原理图输入设计 8位加法器（设计性实验）一、实验目的熟悉利用MAX+PLUSII的原理图输入设计方法设计简单组合电路，掌握层次 化设计方法，并通过8位全加器的设计把握利用EDA软件进行电子线路设计的详 细流程。二、实验内容利用图形输入法设计一个一位半加器及全加器，再利用层次设计方法构成 8 位加法器。三、实验仪器与器材PC 机。四、实验设计思路 加法器是数字系统中的基本逻辑器件。例如，为了节省逻辑资源，减法 器和硬件乘法器都可由加法器来构成。宽位的加法器的设计是十分耗费硬件资源 的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度两 方面的问题。对此，首先应选择较
15、适合组合逻辑设计的器件作为最终的目标器件， 如CPLD；其次在加法器的逻辑结构的设计上，在芯片资源的利用率和加法器的 速度两方面权衡得失，探寻最佳选择，即选择最佳的并行进位最小加法单元的宽 度。显然，这种选择与目标器件的时延特性有直接关系。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器 设有并行进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位 加法器。并行进位加法器通常比串行级联加法器占用更多的资源，随着位数的增 加，相同位数的并行加法器与串行加法器的资源占用差距快速增大。一般， 4 位 二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器 由4 位二进制并行加法器级联构成是较好的折中选择。CINA7.
