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1、综合性实验报告姓 名：学 号 班级：实验项目名称：8位16进制频率计设计实验项目性质：验证性和设计性实验实验所属课程： EDA数字设计基础实验室（中心）：现代电子实验中心指导教师：实验完成时间： 2012 年 6 月 20 日1、用 EDA 技术设计并实现 8 位十六进制频率计，及设计一个基于 VHDL 的八位十 六进制频率计，学习较复杂的数字系统设计方法。书面报告包括工作原理，工作模块图，仿真 波形图和问题分析。2、分别仿真测试模块1,、2和 3，在结合模块4 完成频率计的完整设计和硬件实 现，并给出其测频时序波形及其分析。3、将频率计改为 8 位 10 进制频率计，注意此设计电路的计数器必
2、须是 8 个 4 位 的 10 进制计数器。此外注意在测频速度上给予优化。二、设计系统的概述原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽 为 1 秒的输入信号脉冲计数允许的信号；1 秒计数结束后，计数值被锁入锁存器，计数 器清 0，为下一测频计数周期做好准备。测频控制信号可以由一个独立的发生器来产生。 在一个标准信号的周期中计数出待测信号的周期，从而得出待测信号的周期，进而得到 待测信号的频率。通过待测信号与标准信号比较，而输出的8位 16 进制数或 8 位 10进 制数就是待测信号的频率值。(1) FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，
3、并对频率 计中的32位二进制计数器COUNTER32B的ENABL使能进行同步控制。(2) 当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。 在停止计数期间，首先需要一个锁存信号 LOAD 的上跳沿将计数器在前一秒钟的计数值 锁存进各锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。设置 锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。(3) 锁存信号后，必须有清零信号RST_CNT对计数器进行清零，为下一秒的计数 操作作准备。( 4)、8 位 16 进制频率计由一个测频控制电路、一个32位锁存器和一个32位计数器组成。( 5)、8 位
4、 10 进制频率计由一个测频控制电路、一个32位锁存器和8个4位计数器组成。三、单元电路的设计与分析：一单元电路的设计： 1、测频控制电路LIBRARY IEEE; -测频控制电路USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL IS- 1Hz- 计数器时钟使能- 计数器清零- 输出锁存信号PORT (CLKK : IN STD_LOGIC;CNT_EN : OUT STD_LOGIC; RST_CNT : OUT STD_LOGIC;Load : OUT STD_LOGIC );END FTCT
5、RL; ARCHITECTURE behav OF FTCTRL ISSIGNAL Div2CLK : STD_LOGIC;BEGIN PROCESS( CLKK )BEGINIF CLKKEVENT AND CLKK = 1 THEN- 1Hz 时钟 2 分频Div2CLK = NOT Div2CLK;END IF;END PROCESS;PROCESS (CLKK, Div2CLK) BEGINIF CLKK=0 AND Div2CLK=0 THEN RST_CNT=1;- 产生计数器清零信号 ELSE RST_CNT = 0; END IF;END PROCESS;Load = NOT
6、Div2CLK;CNT_EN = Div2CLK;END behav;2、32 位锁存器 REG32BLIBRARY IEEE; -32 位锁存器 USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT (LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(LK, DIN)BEGINIF LKEV
7、ENT AND LK = 1 THEN DOUT = DIN;END IF;END PROCESS;END behav;3、32 位计数器 COUNTER32BLIBRARY IEEE; -32 位计数器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;- 时钟信号- 清零信号- 计数使能信号ENTITY COUNTER32B ISPORT (FIN : IN STD_LOGIC;CLR : IN STD_LOGIC;ENABL : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(31 DO
8、WNTO 0); - 计数结果END COUNTER32B;ARCHITECTURE behav OF COUNTER32B ISSIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0); BEGINPROCESS(FIN, CLR, ENABL)- 清零BEGINIF CLR = 1 THEN CQI 0);ELSIF FINEVENT AND FIN = 1 THENIF ENABL = 1 THEN CQI = CQI + 1; END IF; END IF;END PROCESS; DOUT CLK1HZ,CNT_EN=TSTEN1,RST_CNT =CLR
9、_CNT1,Load =Load1);U2 :REG32B PORT MAP( LK = Load1, DIN=DTO1, DOUT = DOUT);U3 : COUNTER32B PORT MAP( FIN = FSIN, CLR = CLR_CNT1, ENABL = TSTEN1, DOUT=DTO1 );END struc;5、4 位 10 进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK : IN STD_LOGIC;CLR :
10、IN STD_LOGIC;ENA : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT : OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK, CLR, ENA)BEGINIF CLR = 1 THEN CQI = 0000;ELSIF CLKEVENT AND CLK = 1 THENIF ENA = 1 THENIF CQI 1001 THE
11、N CQI = CQI + 1; ELSE CQI = 0000;END IF;END IF;END IF;END PROCESS;PROCESS(CQI)BEGINIF CQI = 1001 THEN CARRY_OUT = 1;ELSECARRY_OUT = 0;END IF;END PROCESS;CQ = CQI;END behav;6、8 位10 进制频率计的顶层文件library ieee;library ieee;use ieee.std_logic_1164.all;entity freqtest isport (clk1hz:in std_logic;fsin:in std_logic;dout:out std_logic_vector(31 downto 0);end freqtest;architecture struc of freqtest is component ftctrl port (clkk:in std_logic; cnt_en:out std_logic; rst_cnt:out std_logic; load :out std_logic); end component;component CNT10PORT ( CLK : IN STD_LOGIC;CLR : IN STD_LOGIC;ENA : IN STD_LOGIC;CQ :
