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1、现代电子与系统设计总结报告现代电子与系统设计总结报告项目名称： 乒乓球比赛游戏机班 级： 物科院1005姓 名： 周* 沈*学 号： 071005* 071005*指导老师： 倪*提交日期： 2012/12/23封面1一、设计要求3二、设计的具体实现.31、系统框图.32、甲乙方得分显示模块.43、加减计数模块.64、译码模块.85、控制模块.96、核心问题.12三、结果分析.15四、附件161、完整电路图.162、各个自制元件的VHDL程序.16一、设计要求设计一个乒乓球比赛游戏机（1）设计一个由甲乙双方参加，有裁判的三人乒乓球游戏机；（2）用8个（或更多个）LED排成一条直线，以中点为界，
2、两边各代表参赛双方的位置，期中一只点亮的LED指示球的当前位置，点亮的LED依次从左到右，或从右到左，其移动的速度应能调节；（3）当“球”（点亮的那支LED）运动到某方的最后一位时，参赛者应能果断地按下位于自己一方的按钮开关，即表示启动球拍击球，若击中则球向相反方向移动，若未击中，球掉出桌外，则对方得一分；（4）设计自动计分电路，甲乙双方各用两位数码管进行计分显示，每记满11分为1局；（5）甲乙双方各设一个发光二极管表示拥有发球权，每隔2次自动交换发球权，拥有发球权的一方发球才有效；（6）其他。二、设计的具体实现1、系统框图此系统框图分为控制模块，加/减计数模块，译码显示模块和甲乙方得分显示模
3、块。2、甲乙方得分显示模块甲乙双方各用两位数码管进行计分显示，通过控制模块加以控制。甲乙得分的计数：图形：VHDL语言：LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY jifen ISPORT(reset : IN STD_LOGIC;clk : IN STD_LOGIC;q : buffer STD_LOGIC_VECTOR(3 downto 0);END jifen;ARCHITECTURE jifen_architecture OF jifen ISBEGIN process(
4、clk,reset) begin if(reset=0) then q=0000; elsif(clkevent and clk=1) then if(q=1011) then q=1011; else q y1=1111110;y0 y1=1111110;y0 y1=1111110;y0 y1=1111110;y0 y1=1111110;y0 y1=1111110;y0 y1=1111110;y0 y1=1111110;y0 y1=1111110;y0 y1=1111110;y0 y1=0110000;y0 y1=0110000;y0=0110000; end case; end proce
5、ss; END xianshi_architecture;甲乙方得分显示模块图形输入为：3、加减计数模块通过的取值实现加或者减的计数。图形：说明：ud=1时，计数器进行减计数；ud=0时，计数器进行加计数；s=0时，计数器正常工作；s=1时，计数器停止工作；reset=1时，计数器正常计数；reset=0时，计数器置数操作。VHDL语言：LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY jishu ISPORT(ud : IN STD_LOGIC;s : IN STD_LOGIC;re
6、set : IN STD_LOGIC;d3,d2,d1,d0 : IN std_logic;clk : IN STD_LOGIC;q : buffer STD_LOGIC_VECTOR(3 downto 0);END jishu;ARCHITECTURE jishu_architecture OF jishu ISBEGIN process(ud,s,reset,clk) begin if(reset=0) then q(3)=d3; q(2)=d2; q(1)=d1; q(0)=d0; else if(s=1) then q=q; else if(clkevent and clk=1) th
7、en if(ud=1) then if(q=0000) then q=1001; else q=q-1; end if; else if(q=1001) then q=0000; else q=q+1; end if; end if; else q=q; end if; end if; end if; end process;END jishu_architecture;4、译码模块通过加减计数得到译码器输出。加减计数、译码显示真值表：时钟加/减控制计数器输出译码器输出clkUd 0000000011111110 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0
