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1、据有关高速PCB布线建议的文章介绍，SDRAM存储器走线时要注意“尽量短且等长”，不知 道它说得是仅指数据线呢，还是包括数据线、地址线、控制线？对于数据线，等长比较好走， 因为它是点到点的，而对于地址线、控制线，等长就难了，因为它们是一点到多点的，所以 还与总线拓扑结构有关，而且PCB走线时空间紧张；请问各位有什么好的建议，尤其是地址 线、控制线的拓扑结构，是否需要作等长处理，如果要的话，怎样作等长处理？一. 主要还是看SDRAM的频率能跑多高了！尽量做到地址线等长，和数据线等长，我们 在计算等长时分别算主芯片到匹配电阻的长度和匹配电阻到SDRAM的长度并且要算过 孔数（将过孔大致折算成线长）
2、，然后将总长度算出，再做等长匹配如果有多块SDRA M的话，地址线尽量走T型线，数据线尽量等长，芯片应该都能跑起来的.我做的DVD板， SDRAM基本都不走等长（因为频率基本上是1 08M，和133M的芯片，呵呵），实 在看不过去的线就绕一下，相差不是很悬殊的就没问题，都能跑起来的！我做的好几块板子 都正常运作；不过DDR的就不能大意了.要计算后再绕.重在布局,布局合理会省很大的 事。二. 数据线在板子上是不需要额外作阻抗匹配的，只有地址线和控制线需要在dimm末端加 一 termination电阻作终端阻抗匹配，防止反射。后来又做一个DDR2的板子，地址线等长 T形走线（有两片）、数据线等长
3、处理，程序跑得很稳定。当然，光等长是不行的，在走线时，所有数据线与地址线均使用同一个参考面，电源与端接 电源的去耦做好。只要这么做了，系统就是稳定，什么都不用担心。另外，告诉大家：一般的SDRAMController都是可以调时序的，所以数据与地址线、时钟线 不必等长，软件调好时序就可以（当然这些参数是可以计算的，可不要瞎调哦）三. 时钟线与控制线，地址线尽量等长，他们一起实现逻辑控制;数据线自己尽量等长可以了； 当然，全部等长最好；四. 控制信号（CS, CKE）、命令信号（WE,CAS,RAS等）和地址信号（Ax, BAx）还有数据 信号（EDX）都是由主设备SDRAM控制器发出的，主设备
4、利用内部CLK上升沿把数据和控制 信号输出到总线上，在下一个CLK的上升沿把数据或控制信号打入到SDRAM。只要满足SDRAM 的输入建立和保持时间就可以了，不是谁一定比谁长。五. 如果只是手机板，100MHz的主频，等长不等长并不重要，而且手机板子很小，走线也 不可能长。如果是我布板，连数据线我也不做等长控制。只有当频率更高，或线更长时，才 会考虑到等长。六. 时钟等长是指俩快SDRAM的等长，二者的时钟线不一样七. 好像没必要走等长，数据数在+/-200mil，其它尽量走短就可以发了八. 其实速度比较快的只是CPU到SDRAM，所以一般只需要注意到SDRAM的数据和地址线的 长度就可以了！
5、还有到网口的差分线（Flash的可以不考虑）九. 总线工作方式是异步则不用等长，同步时序则需要分晰，同步时序一般来说是一组数据（或地址）参考一根（或几根）时钟信号，到底需不需要等长,要等长到多少，则要分晰芯片资料，弄清楚从发送到接收的器件以下指 标:Clockperiod,Tfilght,Tco,Tsetup,Tskew,Tjitter等等，建立时序方程（不等式），求出 允许时间差值（即在PCB上布线允许的误差多少，一般要做得比计算的保守一些,PCB走线延 时一般内层在 5.5inch/ns,表层在 6inch/ns左右）.十.个人经验:数据地址总线在50M以下不考虑走线长度误差,一般差12个
6、inch以内都不 调整不用去算,时序肯定宽松得很.256M以下控制在+/-50mil以内，1.25G控制在+/-20mil以内2.15G控制在+/-10mil以内，10G控制在+/-2mil以内.大家可以参考下控制线不用等长.十一.对于DDR2来说，地址线，数据线，控制线，CLK，不是所有的线都等长，而是每组的 线等长就可以了，也不是完全的等长，也是有一个误差范围的。地址线一组，设置一个目标值，进行绕线，在允许的误差范围内就可以，不需要完全的等长， 当然完全的等长最好，但是比较难数据线可以分几组，64位的分8组，组与组间不要求等长，组内要等长控制信号一组时钟信号一组十二.1.SDRAM时钟信号
7、：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超 过75MHz时布线长度应在lOOOmil以内的原则及为避免与相邻信号产生串扰，走线长度不超 过lOOOmil,线宽lOmil,内部间距5mil，外部间距30mil， 要求差分布线的，精确匹配 差分对走线，误差允许在20mil以内。2. 地址、片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil，尽量走成 菊花链拓补，可有效控制高次谐波干扰，可比时钟线长，但不能短。3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线 与时钟线的线长差控制在50mil内。十三.1.首先，楼
8、主的所问“SDRAM存储器走线时要注意尽量短且等长”走线的长短是与buffer的驱动能力有关，比如一般的sdram要求走线长度控制在3000mil 以下；等长主要跟时序有关，走线等长控制也就是为了满足信号的时序控制，也就是为了满 足信号的建立时间Tse tup和保持时间Thold的要求。一般的手机板由于布局密集和频率也较低，所以时序裕量也很大，所以通常不控制等长也是 可以满足时序要求的。2等长控制并不是时钟，地址，数据都等长就肯定满足要求。如ddr，时序关系大致是三个制约关系：数据DQ和DQS；时钟ck和地址控制信号；ck和dqs。 三者的制约关系要通过看cpu （或者是驱动器），ddr颗粒的
9、资料来确认其Tse tup和Thold 要求。实际上控制的结果就是dqs和dq相对ck和地址控制可以短一些，走线也就好实现一点。3.拓朴结构。拓朴结构要同时考虑信号质量要求和走线空间的可行性。举个简单的例子，1片cpu驱动2 片ddr，数据采用1驱1,时钟和地址控制信号采用1驱2。那么地址信号采用什么拓朴？ SI工程师通过仿真确认采用星型拓朴信号质量好。可是pcb布局很密集，地址线那么多， 没有空间打孔，实现不了。这时候Si工程师通过仿真发现采用菊花链方式信号质量也满足 要求，而且pcb走线也可以实现，这样问题就得以解决。地址线绕等长是有点困难，这个就要看绕线的功夫了。十四.在数据线和地址线做些阻抗匹配 各串一电阻进去 请问这电阻是放在主芯片这里还是 放到其它地方如FLASHSDRAM那边线路阻抗=匹配电阻+ 10的输出阻抗DDR的话应该靠近DDR侧SDRAM应该靠近Controller侧
