《AD9出错更改记录》由会员分享，可在线阅读，更多相关《AD9出错更改记录（16页珍藏版）》请在金锄头文库上搜索。
1、1. 在编译后出现 ：extra pin u5-9 in normal of part u5原因：在sch库中有不同管教定义的封装出现如下图更改办法：选中合适的删除其它的MODE. 警告一般不会出现！后果：暂时没发现！2. 问题在更改的时候不小心原理图更改如下解决方法：因为用了，过滤选项，单击右键清除即可！或者点击过滤漏斗！3. AD9出现一下问题时的解决方法：原因:原理图的id号码与pcb板的id号码不一致，导致的。解决方法：首先在pcb中：通过此找到不匹配的元器件，然后，在原理图中，找到元器件复制ID号码然后填写到pcb板中：4. AD9中增加汉字Altium designer summe
2、r 09在PCB 文件中放置汉字的设置方法 第一步：在PCB 环境下按【L】键（或进入菜单Design Board Layers & Colors菜单）打开层颜色设置对话框。如下图所示：第二步：在层颜色对话框内选择 View Options 设置卡片，在该卡片内勾选上 Convert Special Strings 项，然后点击【OK】退出。如下图所示：第三步：进入菜单PlaceSt ri n g 将进入字符放置状态，然后再按键盘【TAB 】键进入字符属性对话框，在Te xt 栏内输入要放置的字符串，在Font 选项栏中选中Tr ue T yp e，在Font Name栏中选择一种中文字体，例
3、如：宋体、楷体、黑体等等，再单击【OK】即可在PCB 中添加汉字。5高亮线条1.先设置参数，开启高亮显示，见下图红圈处：（1）选择使能可以高亮：CTRL+鼠标左键点击相应PCB网络即可高亮（2）选择仅切换键时高亮显示，可以在CTRL+鼠标左键点击相应PCB网络高亮后，移走鼠标高亮不消失CTRL+鼠标左键，即可高亮，若感觉高亮不是很明显，设置对比度即可，通过按键盘的和来实现对比度的设置5AD9 signal 4 has no driver出现此错误始只是新建了一个schematic图，并没有将原理图添加到某项目文件中，所以，出现了“has no driver”的error。解决方法： 将sche
4、matic原理图添加到某工程，再编译就不会出现那些error了。还可参考： 解法一：你使用的元件对应的引脚是输入的，可以改变原理图中对应元器件的引脚属性解决。 解法二：在protel中，软件会检查你的输入管脚有没有连，这样的好处是提醒画图的人还有输入管脚悬空的。我们知道，在电路系统中，大部分输入管脚是不允许悬空的，所以建议画图的人在做原理图库的时候尽量把元件管脚的属性加上，这样可以不让自己出错。如果有输入哪个管脚必须悬空的话，可以在上面添加忽略ERC检查，这样编译的时候就没有警告了。解法三：在做元件封装的时候，管脚的electrical type有很多选择，一般情况下，选择passive就没事
5、了。6更改板子的形状Design-board sharpe 7。过孔发绿色，规则没有设置好解决方法，内外径没有设置好。8ad9 走线宽度 0.254 因为在设置选项中，设置的为0.2032-1mm。把所有的选项都更改成0.2032，即可。9.出现一下错误 some nets were not able to be mached try to match these manually1. 原因：以前编译完成后曾经导出到pcb板。2. 更改方法：直接删除pcb文件，或者直接选择。3.10 ad9设定的走线规则不起作用，怎么走线都是0.254原因：在第一走线时，ad9起了记忆功能，所以所有的线都是0
6、.254解决：在走线时按住 shirt+w进行更改。设置如下11. duplicate net names wire gnd 原因： 方法一：（证明是不可用的。）（人的第一感觉是多张原理图的标识符作用域的设置问题，随后在Project-Project options中的Options选项下设置了一下Net Identifier Scope（网络标识符作用范围），由原来的Automatic改为Global，随后编译了一下，几十个error全部消失，可见，是网络标识符的作用域的问题，这个问题发生在多张原理图设置中。 本人上一年发表过一篇有关Altium Designer 标识符的作用域问题的文章，
7、这篇文章中详细阐述了Altium Designer中网络标识符的几种方式：Automatic、Flat、Global、hierarchical四种方式，这四种方式的用法为：（1）设置为Flat方式，不同页之间只有Port（端口）具有全局属性，即在不同的sheet之间进行同名端口的连接。缺点是难于追踪（2）设置为Global方式，不同页之间Port和netlabel都具有全局属性，缺点也是难于追踪。（3）设置为Hierarchical方式，这种适合于分等级的原理图设计中，必须有顶层和底层（每一页），顶层和底层之间是只通过SheetEntry（页入口）和各页的Ports建立对应关系，这种方式适合多
8、页分等级的设计，各页之间的关系比较明晰，也容易追踪。（4）设置为Automatic方式，根据判据自动判断选择上述三种方式中的一种进行设置，具体是这样：当检查到原理图中具有页符号采用Sheet Entry和/或Ports连接子图，则自动选择HIerarchical方式；若没有Sheet Entry则判断有没有Ports，如果有Ports，则采用Flat方式进行设置作用域范围；如果没有Ports，则自动设置为Global方式。也就是说，若采用Automatic方式，当电路图中有SheetEntry时采用Hierarchical方式；当电路图中有Ports（不管不同页之间有没有同名的netlabel
9、）时采用Flat方式；当电路图中仅有Netlabel时才采用Global方式。 出现编译错误的原因也就在于Automatic方式时软件采用的判据，如果电路中没有SheetEntry，既有natlabel又有Ports，当设置为Automatic时会按照（4）所述的判据自动设置为Flat方式，由（1）可知是微微Flat方式只有Port在不同页之间具有全局属性，所以软件不认为不同页之间的同名netlabel是连接在一起的，进而出现了“Duplicate Net Names Wire XXX”的错误提示，这里边字面意思是网络名重名，个人认为出现这种错误时，是设计Altium Designer的人人为
10、设定的，不然的话设计软件的难度太大，需要检测有没有netlabel和port，一共有四种情况，况且每一种情况具有包含与被包含的关系。解决办法：（1）将作用域设置为Global方式，这是最简单但比较懒惰的方式，是不同页之间的netlabel和Ports都具有全局属性，然后就可以在不同页之间的同名的Ports之间、同名的Netlabels之间建立连接关系。（2）采用层次原理图设计，顶层的SheetEntry仅仅和子页的Port之间建立连接关系。（3）将不同页之间同名netlabel修改为port，然后通过port建立连接关系，作用域设置为Flat或者Global或Hierarchical。备注：当
11、将出现上述错误信息的原理图工程作用域设置为Hierarchical时，尽管很多错误都消失了，但是会有一个“Multiple Top Level Documents”的错误，即多个顶层文档。方法二：增加这个标识就可，证明是正确的。在定义规则等产线，没定义完，MATCHED NET LA 即可。12. 过孔的设置14.两面放器件发绿的设置方面15出现此层的一层 一层的显示解决方法 shift+S16 覆铜的设置* Dont Pour Over Same Net Objects：不要覆盖相同网络的对象* Pour Over All Same Net Objects：覆盖全部相同网络的对象* Pour Over Same Net Polygons Only：只覆盖相同网络的敷铜17 AD9 跳线设置规则，避免出现检测是出错吧JUMPER ID 更改成一样
