《基于51单片机与DS18B20的数字温度计的设计》由会员分享，可在线阅读，更多相关《基于51单片机与DS18B20的数字温度计的设计（16页珍藏版）》请在金锄头文库上搜索。
1、测控新技术课程报告可编程逻辑器件技术摘要当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复
2、杂可编程逻辑器件(CPLD)。本文从FPGACPLD 概述、基于乘积项PLD/FPGA 结构原理、基于查找表PLD/FPGA 结构与原理和 FPGACPLD 开发环境与应用四个方面介绍可编程逻辑控制器技术。关键词：可编程控制器，PLD，FPGACPLD,前言PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。 PLD是电子设计领域中最具活力和发展前途的一项技
3、术，它的影响丝毫不亚于70年代单片机的发明和使用。PLD能做什么呢？可以毫不夸张的讲，PLD能完成任何数字器件的功能，上至高性能CPU,下至简单的74电路，都可以用PLD来实现。PLD如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用PLD的在线修改能力，随时修改设计而不必改动硬件电路。使用PLD来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。 PLD的这些优点使得PLD技术在90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言（HD
4、L）的进步。 早期的可编程逻辑器件只有可编程只读存贮器(PROM)、紫外线可按除只读存贮器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于结构的限制，它们只能完成简单的数字逻辑功能。 其后，出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。典型的PLD由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与一或”表达式来描述，所以， PLD能以乘积和的形式完成大量的组合逻辑功能。 这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。 PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触
5、发器有选择地被置为寄存状态。 PAL器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM技术和EEPROM技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面的连接关系是可编程的。 PLA器件既有现场可编程的，也有掩膜可编程的。 在PAL的基础上，又发展了一种通用阵列逻辑GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它采用了EEPROM工艺，实现了电可按除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。 这些早期的PLD器件的一个共
6、同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。 为了弥补这一缺陷，20世纪80年代中期。 Altera和Xilinx分别推出了类似于PAL结构的扩展型 CPLD(Complex Programmab1e Logic Dvice)和与标准门阵列类似的FPGA(Field Programmable Gate Array)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。 这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计
7、开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。第一章 FPGACPLD 概述FPGA(现场可编程门阵列)与 CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件的基础之上发展起来的。同以往的PAL、GAL等相比较，FPGACPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。这样的FPGACPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工
8、程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它们开发较早，占用了较大的PLD市场。通常来说，在欧洲用Xilinx的人多，在日本和亚太地区用ALTERA的人多，在美国则是平分秋色。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。当然还有许多其它类型器件，如：Lattice、Vantis、Actel、Quicklogic、Lucent等。尽管FPGA、CPLD和其它类型PLD的结构
9、各有其特点和长处，但概括起来，它们是由三大部分组成的。一个二维的逻辑块阵列，构成了PLD器件的逻辑组成核心。输入输出块，连接逻辑块的互连资源。连线资源，由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入输出块之间的连接。对用户而言，CPLD与FPGA的内部结构稍有不同，但用法一样，所以多数情况下，不加以区分。FPGACPLD芯片都是特殊的ASIC芯片，它们除了具有ASIC的特点之外，还具有以下几个优点：（1）随着VlSI(Very Large Scale IC，超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管， FPGACPLD芯片的规模
10、也越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。（2）FPGACPLD芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以， FPGACPLD的资金投入小，节省了许多潜在的花费。（3）用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用FPGAPLD 试制样片，能以最快的速度占领市场。 FPGACPLD软件包中有各种输入工具和仿真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路
11、的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出FPGACPLD的优势。电路设计人员使用FPGACPLD进行电路设计时，不需要具备专门的IC(集成电路)深层次的知识， FPGACPLD软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。1第二章 基于乘积项PLD/FPGA 结构原理2.1 基于乘积项（Product-Term）的PLD结构采用这种结构的PLD芯片有：Altera的MAX7000，MAX3000系列（EEPROM工艺）,Xilinx的XC9500系列（Flash工艺）和Lattice,Cypress的大部分产品（EEPROM工艺
12、）。我们先看一下这种PLD的总体结构（以MAX7000为例，其他型号的结构与此都非常相似）。图1 基于乘积项的PLD内部结构图2 宏单元结构这种PLD可分为三块结构：宏单元（Marocell），可编程连线（PIA）和I/O控制块。 宏单元是PLD的基本结构，由它来实现基本的逻辑功能。图3中LAB n部分是多个宏单元的集合（因为宏单元较多，没有一一画出）。可编程连线负责信号传递，连接所有的宏单元。I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。 图1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局时钟
13、，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。宏单元的具体结构见图2。图中，左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。2.2 乘积项结构PLD的逻辑实现原理下面我们以一个简单的电路为例,具体说明PL
14、D是如何利用以上结构实现逻辑的，电路如下图：图3 逻辑电路假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我们以!D表示D的“非”)， PLD将以下面的方式来实现组合逻辑f:图4 PLD实现的组合逻辑A、B、C、D由PLD芯片的管脚输入后进入可编程连线阵列（PIA），在内部会产生A、A反、B、B反、C、C反、D、D反8个输出。图中每一个叉表示相连（可编程熔丝导通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。这样组合逻辑就实现了。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接
15、到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。图4的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。这样PLD就可以实现更复杂逻辑。第三章 基于查找表PLD/FPGA 结构与原理3.1 查找表（Look-Up-Table）的原理与结构采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。下面是一个4输入与门的例子，实际逻辑电路LUT的实现方式a,b,c,d 输入逻辑输出地址RAM中存储的内容00000000000001000010.
