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1、黄山学院本科毕业论文本科生毕业论文(设计)8位乘法器的设计姓 名: 吴小东 指导教师: 华婷婷 院 系: 信息工程学院 专 业: 计算机科学与技术 提交日期: 2010/4/30 目 录中文摘要2外文摘要31.绪论41.1概述41.2 VHDL和MAX+PIUS简介51.3 实验平台62乘法器初步设计7 2.1 设计思想7 2.2乘法器原理7 2.3乘法器设计流程83. 乘法器具体设计93.1右移寄存器的设计93.2 加法器模块的设计10 3.2.1 4位加法器的设计10 3.2.2 8位加法器的设计113.3 乘1模块设计133.4锁存器模块设计144. 乘法器仿真174.1 8位加法器仿真
2、174.2 乘1模块仿真174.3 锁存器模块仿真184.4 8位乘法器仿真 18结束语19参考文献 20致谢218位乘法器的设计吴小东指导老师:华婷婷(黄山学院信息工程学院,黄山,安徽 245041)摘 要:在微处理器芯片中,乘法器是进行数字信号处理的核心,同时也是微处理器中进行数据处理的关键部件,它已经是现代计算机必不可少的一部分。本文主要是在于如何运用标准硬件描述语言(VHDL)完成八位乘法器,以及如何做二进制位相乘的运算过程。该乘法器是由八位加法器构成的以时序方式设计八位乘法器,通过逐项移位相加来实现乘法功能,并以MAX+Plus II 软件工具进行模拟,仿真并予以显示。关键字:乘法器
3、;标准硬件描述语言(VHDL);移位相加;MAX+Plus II 8-bit multiplier designWu xiaodongDirector:hua tingting(College of InformationEngineering,HuangshanUniversity,Huangshan,Anhui,245041)Abstract:In the microprocessor chip, the multiplier is a digital signal processing core microprocessor is also a key component of data
4、 processing, it is already an essential part of the modern computer. This article is on how to use standard hardware description language (VHDL) to complete eight multipliers, as well as how to make the process of a binary bit multiplication operation. The multiplier is composed of eight adder to ti
5、ming approach in designing eight multiplier, achieved by adding the multiplication-by-shift function, and in MAX + Plus II software tools for simulation, emulation and be displayed.Keywords: multiplier; standard hardware description language (VHDL); shift sum; MAX + Plus II1.绪论1.1概述本课题的设计来源是基于标准硬件描述
6、语言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)及MAX + Plus II(Multiple Array Matrix Programmable Logic User System)软件开发工具的进行模拟仿真的8位乘法器,用于实现8位移位相加乘法器的乘法运算功能。本课题的研究现状是基于乘法器是定点处理器的主要组成部分,其速度是影响CPU速度的关键因素。乘法器也是数字信号处理(DSP)、系统级芯片(SOC)的关键部件。在最新的处理器中乘法器除了直接作为运算部件外,还用于加速地址转换、数组寻址和其他
7、整数操作。随着科研生产地运算速度要求的提高,对乘法器性能的要求也在不断地提升。BOOTH算法、WALLACE树、CLA等技术的出现也使得乘法器设计的技术日益成熟。而不同的应用背景又要求在不同的算法和实现之间进行选择,权衡电路鬼名模和性能,达到特定条件下的最优设计。本次设计的目的就是在掌握移位相加八位乘法器的工作原理,了解并学习掌握VHDL硬件描述语言的设计方法和思想,通过自己学习的VHDL语言结合以前电子电路的设计知识理论联系实际,掌握所学的课程知识,学习VHDL基本单元电路的综合设计应用。通过对八位二进制乘法器的设计,巩固和综合运用所学课程,加深对数字电路和VHDL基本单元的理解,并借助MA
8、X + Plus II软件开发工具这个平台进行仿真,理论联系实际,提高设计能力,提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计深入理解VHDL语言的精髓,达到课程设计的目标,加法器的设计可以加深对门电路的理解,乘法器的设计可以使对计算机怎样工作有了更深了解。本设计的主要难点包括:1)了解乘法器的工作原理和乘法器的各个子模块的功能实现,并分析其内部构造。2)根据设计的功能要求,使用标准硬件描述语言(VHDL)设计出移位相加8位乘法器3)利用MAX + Plus II软件工具完成8位乘法器的仿真。1.2 VHDL和MAX+PlusII简介 VHDL是超高速集成电路硬件描述语言的中文缩
9、写,它是电子系统硬件行为描述、结构描述、数据流描述的高级语言。它在20世纪80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 ,并于1987年成为IEEE的一种标准语言,1993年VHDL重新修订,变得更加完备,形成新的标准。该语言设计技术齐全、方法灵活、功能强大、与制作工艺无关、编程易于共享,所以成为硬件描述语言的主流,成为标准硬件描述语言。VHDL作为EDA的重要组成部分,提供了借助计算机进行数字系统设计的一种很好的手段。用VHDL进行有很多优点,VHDL的硬件描述很强,可以用于从门级、电路级直至系统级的描述、仿真、综合和调试
10、。利用VHDL丰富的仿真语句和库函数,对大系统的早期设计,可在远离门级的高层次上进行模拟,以利于设计者确定整个设计结构和功能的可行性。VHDL强大的描述能力和程序结构,使其具有支持多大规模设计进行分解,以及对已有的设计进行再利用的功能。VHDL标准、规范、语法较为严格、便于重复利用和交流。它所具有的类属描述语句和子程序调用等功能,使设计者对完成的设计不必改变程序,只需改变类属于参数或函数,就可改变设计的规模和结构。从ASIC的设计到PCB系统的设计,VHDL语言都能派上用场,都能够轻易地达成设计供者的要求。目前,VHDL语言已经成为FPGD/CPLD编程最常用的工具。MAX+plusII是美国
11、Altera公司自行开发的,一种针对其公司生产的系列CPLD和FPGA器件的设计、仿真、编程的工具软件。MAX+PlusII是CPLD/FPGA应用软件中比较典型的一种工具,目前已发行到10.2版本。它所提供的灵活性和高效性事无可比拟的,其丰富的图形界面,辅之以完整的、可即时访问的在线文档,使设计人员能够轻松愉快的使用它。使用MAX+PlusII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具(如原理图输入或硬件描述语言)建立设计,MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计,使用MAX+PlusII,从设计输入到器件编程
12、完毕,用户拿到设计好的逻辑电路,大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面,MaxplusII被公认为是最易使用,人机界面最友善的PLD开发软件,特别适合初学者使用。在Max+plusII上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程,它提供了一种与结构无关的设计环境,具有多平台、全集中化、模块组合式工具软件、硬件描述语言、开放的界面等特点,是设计者能方便地进行设计输入、快速处理和器件编程。1.3实验平台软件环境:1操作系统:Windows 72仿真软件:MAX+PLUSII硬件环境:1CPU Intel2内存 DDR3 2G3硬盘 250GB2
13、乘法器初步设计2.1设计思想 本设计首先要了解乘法器的基本原理 ,我所设计的8位乘法器采用移位和加法来实现,主要用到原码一位乘运算规则。然后对乘法器的进行顶层设计,把乘法器的设计分成几个功能模块,并逐步细化,因此需要了解各个模块的引脚含义以及它们的内部构造,并对各个模块的实现功能进行分析,通过标准硬件描述语言对它们模块进行编程,调试。最后在MAX+PlusII应用软件进行模拟仿真,得出正确的运行结果。2.2乘法器原理8位乘法器可用移位和加法来实现,两个8位数相乘,总共需要执行8次加法运算和8次移位运算。由乘数的末位值确定被乘数是否与原部分积相加,从乘数的最低位开始,若乘数为1,加被乘数,然后右移一位,形成新的部分积,乘数同时右移一位;若乘数为0,加上零值,然后右移一位,形成新的部分积,乘数同时右移一位,直到乘数的最高位为止,从而得出最终的乘积结果。实现原码一位