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1、综合性实验电子秒表 预习报告一、实验目的1、学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单 元电路的综合应用。2、学习电子秒表的调试方法。二、实验原理图 A 为电子秒表的电原理图。按功能分成四个单元电路进行分析。1、基本 RS 触发器图 中单元丨为用集成与非门构成的基本RS触发器。属低电平直接触发的触发器，有 直接置位、复位的功能。它的一路输出Q作为单稳态触发器的输入，另一路输出Q作为与非门5的输入控制信 号。按动按钮开关K2 （接地），则门1输出Q =1；门2输出Q=0, K2复位后Q、Q状态保 持不变。再按动按钮开关K，则Q由0变为1,门5开启，为计数器启动作好
2、准备。Q由1 变 0，送出负脉冲，启动单稳态触发器工作。基本 RS 触发器在电子秒表中的职能是启动和停止秒表的工作。2、单稳态触发器图A中单元II为用集成与非门构成的微分型单稳态触发器，图172为各点波形图。单稳态触发器的输入触发负脉冲信号v.由基本RS触发器Q端提供，输出负脉冲vo通iO 过非门加到计数器的清除端R。静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻ROff。定时元件RC取 值不同，输出脉冲宽度也不同。当触发脉冲宽度小于输出脉冲宽度时，可以省去输入微分电 路的 RP 和 CP 。单稳态触发器在电子秒表中的职能是为计数器提供清零信号。3、时钟发生器图A中单元III为用55
3、5定时器构成的多谐振荡器，是一种性能较好 的时钟源。调节电位器RW，使在输出端3获得频率为50HZ的矩形波信号，当基本RS触发器Q=1时，门5开启，此时50HZ脉冲信号通过门5作为计数脉冲加于计数器的计数输入端VjCP?。1芒|11|9| 吕 |CFi NC J.-l Qr GNU Qb QcI74LS50CP2 R&1) Ro2) NC Voc s?(l) 89(2)1 21 34|51 7|图 2 74LS90 引脚排列4、计数及译码显示二一五一十进制加法计数器74LS90构成电子秒表的计数单元，如图A中单元W所 示。其中计数器接成五进制形式，对频率为50HZ的时钟脉冲进行五分频，在输出端
4、QD取 得周期为0.1S的矩形脉冲，作为计数器的时钟输入。计数器接成8421码十进制形式， 计数器8421码十进制形式上在接成六分频形式，将QB端接R1, QC端接R2。其计数顺序 为000101，当第六个脉冲作用后，出现状态QCQBQA=110，利用QBQC=11反馈到R1和 R2 的方式使电路置“0”。其输出端与实验装置上译码显示单元的相应输入端连接，可显示060秒计时。 注：集成异步计数器 74LS9074LS90 是异步二 一 五 一 十 进制加法计数器，它既可以作二进制加法计数器，又可以 作五进制和十进制加法计数器。图 1 为 74LS90 引脚排列，表 1 为功能表。74LS90
5、具有如下的五种基本工作方式：(1)五分频：即由QD、QC、和QB组成的异步五进制计数器工作方式。十分频(8421码)：将QA与CK1联接，可构成8421码十分频电路。六分频：在十分频(8421码)的基础上，将QB端接R1，QC端接R2。其计数顺序 为000101，当第六个脉冲作用后，出现状态QCQBQA=110，利用QBQC=11反馈到R1和 R2 的方式使电路置“0”。(4) 九分频：QA-R1、QD-R2，构成原理同六分频。(5) 十分频(5421码):将五进制计数器的输出端QD接二进制计数器的脉冲输入端CK0，即可构成5421 码十分频工作方式。表1输入输出功能清0置9时钟QdQcQbQ
6、aRod)、2)S9(1)、S2)CP CP1 10xx0XX0 0 0 0清00Xx01 1XX10 0 1置90Xx00XX0d1Qa输出二进制计数1dQDQCQB输出五进制计数dQaQdQcQbQa 输出8421BCD 码十进制计数QddQaQdQcQb 输出5421BCD 码十进制计数1 1不变保持CD4511 引脚图及功能显示译码器 CD4511CD4511 是一个用于驱动共阴极 LED （数码管）显示器的 BCD 码七段码译码器，特点如 下：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电 流。可直接驱动 LED 显示器。用 CD4511 实现 LE
7、D 与接口方法如下图：其功能介绍如下：BI： 4脚是消隐输入控制端，当BI=0时，不管其它输入端状态如何，七段数码管均处于熄 灭（消隐）状态，不显示数字。LT： 3 脚是测试输入端，当 BI=1， LT=0 时，译码输出全为1，不管输入 DCBA 状态如何， 七段均发亮，显示“8”。它主要用来检测数码管是否损坏。LE：锁定控制端，当LE=0时，允许译码输出。LE=1时译码器是锁定保持状态，译码器输 出被保持在 LE=0 时的数值。Al、A2、A3、A4、为 8421BCD 码输入端。a、b、c、d、e、f、g：为译码输出端，输出为高电平1有效。CD45ll 的内部有上拉电阻，在输入端与数码管笔
8、段端接上限流电阻就可工作。输入输出LEBILIDCBAabcdefg显示XX0XXXX11111118X01XXXX0000000消隐01100001111110001100010110000101100101101101201100111111001301101000110011401101011011011501101100011111601101111110000701110001111111801110011110011901110100000000消隐01110110000000消隐01111000000000消隐01111010000000消隐01111100000000消隐0111111000000消隐111XXXX锁存锁存表 3-2 CD 4511 的真值表电路仿真：JEll1LM斗LH?KW11 SWFJUU171%ICC|*-LM399CN nmrm ld1-iBD_5iUl*jw-1113 LSPPD
