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1、Metastability in the asynchronous clocks and Synchronizer摘 要：相较纯粹的单一时钟的同步电路设计，设计人员更多遇到的是多时钟域 的异步电路设计。因此，异步电路设计在数字电路设计中的重要性不言而喻。本 文主要就异步设计中涉及到的亚稳态问题，作简要介绍，并提出常用的解决办法 即同步器的使用。关键词：异步电路设计、亚稳态、同步器。Abstract: Compared with the pure one-clock synchronous designs，the designers more often deal with the multi-
2、clock asychronous designs. Therefore, asynchronous circuit design is very important in the field of digital circuit design. This paper briefly describes the problematic metastability in the asynchronous designs and presents a regular solutionsynchronizer.Key words: Asynchronous circuit design, Metas
3、tability, Synchronizer.毫无疑问，单一时钟域的电路设计是数字电路中最基本的技能，其时序分析(Timing Analysis)也是最简单的。与之相对，在多时钟域中跨时钟域传输信号 易出现亚稳态，加上自动时序分析工具对异步信号处理的力不从心，这些都使得 多时 钟域的异步设计和分析较为困难。不幸的是，现实世界是异步的。如我们 常常看见的键盘输入、磁盘文件传输、UART (通用异步收发器)等等，都是异 步时序的 事例。1 亚稳态( metastability) 时序电路采用触发器和锁存器作为存储单元，这两种器件都易进入亚稳态1。 所谓亚稳态是指触发器无法在某个规定的时间段内达到一
4、个可确认的状态。如图 1 所示，对任何一种触发器，在时钟触发沿前后存在一个小的时间窗口(称为判 决窗口，decision window)，输入信号在判决窗口内必须保持稳定，否则，触发 器就会进入亚稳态，既无法预测该单元的的输出电平，也无法预测何时输出才能 稳定在某个电平上。图1基本的同歩器D八UK QD 1111 2uh 77d hl i.Lh 7jGlk_CluckDceEsioii window 厂一一po the? desiynBasic synchronizer这个判决窗口由建立时间(setup time)和保持时间(hold time)两部分组成。并 且时间窗口也是多种因素的函数，包
5、括触发器设计 、实现技术、运行环境以及 无缓冲输出的负载等。输入信号陡峭的边沿可以将此窗口减至最小，随着时钟频率的升高，会出现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的 命中概率会增加，即进入亚稳态的概率会增加。亚稳态不能从根本上消除，但可以通过采取一定的措施使其对电路造成的影响降 低。通常我们用故障间隔平均时间(MTBF, mean time between failures)来衡 量亚稳态的影响。MTBF越大则说明亚稳态对电路产生地影响越小，反之亦然。 如当MTBF等于几十年或者上百年时，我们就认为它对电路的影响基本上可以 忽略。实验结果表明：对于输入为异步信号的电路，其MTB
6、F与从亚稳态状态 下恢复的时间长度(如图 1所示的 )有着指数的关系3。F睡我们恂舉曲浙 讥歼电廉处乎亚隐覇时,綸為的 T 或 可能玻判撫童 或这种狀态披称为昨 (.upset通过冥验得捌轴箱概率p的載学輕戎旳,-TP = Tp亡兀P二宼里的Tx是融宣誥玳術人的判决时同也是由輪入的亚壷态劇持出的冊遼伏杰的过視时间 即战亚庭态下恢梵的时何*耳科狂是他发器在采用某种工莒下的常r.|iL.：i - J：j ：| prj -. MTBF可吗:沟剋怙 |i-*：i T均mi亡an rime be-tween upsets-壊里的fdk罷时帥瞬 J是融出師率当鼻f皿分别対确罡直而和匚必与触发器轻定此工艺背
7、关*这时唯一能改烫 的值晁耳我们匾尽可龍増加触发囂的肖桃时臥 丛而便VTTBF屈对證大.对手主从摘构 的越城馨两牛戟存脣申联当吋钟的占空比討丸吋”采用一如融发器作为同步器：则 T；的值是华。同步肘忖闹期n2 同步器( synchronizer) 在实际中，我们常用的是采用两级触发器串联的同步器(如图1)4。这种用两级触发器串 联的同步器亦称为电平同步器(the level synchronizer)，它是其他同步器的基础。对于电平 同步器，它能将输入第一级触发器的异步电平信号(保险起见，电平信号应保持大于两个同 步时钟周期)，转换成第二级触发器输出的同步电平信号。第一级触发器对输入的判决时间
8、有整个同步时钟周期的长度。因此，它的 MTBF 比单触发器的同步器更大，即亚稳态所产 生的影响更小，通常是在我们的可以容忍的范围之内。因此，对于高速率数字电路的同步器，通常采取的策略是用触发器级联来实现时间缓冲， 为电路从亚稳态下恢复过来提供时间，即以时间延迟为代价，降低亚稳态的发生对电路的影 响。下面再分别介绍另外两种常用的同步器。2.1 边沿检测同步器(the edge synchronizer)如图2所示，边沿检测同步器在电平同步器的输出端增加了一个触发器。新增触发器的输出 经反相后和电平同步器的输出进行与操作。这一电路会检测同步器输入信 号的上升沿，产 生一个与同步时钟周期等宽、高电平
9、有效的脉冲。如果将与门的两个输入端交换使用，就可 以构成一个检测输入信号下降沿的同步器。将与门改为与 非门，可以构建一个产生低电平 有效脉冲的电路。当一个脉冲进入更快的时钟域中时，边沿检测同步器可以工作得很好。 这一电 路会产生一个脉冲，用来指示输入信号上升或下降沿。这种同步器有一个限制， 即输入脉冲的宽度必须大于同步时钟周期与第一个同步触发器所需保持时间之 和。最保险的脉冲宽度是同步器时钟周期的两倍。如果输入是一个单时钟宽度脉 冲进入一个较慢的时钟域，则这种同步器没有作用，在这种情况下，就要采用脉 冲同 步器5。2.2 脉冲同步器(the pulse synchronizer)如图 3 所示
10、，脉冲同步器的输入信号是一个单时钟宽度脉冲，它触发原时钟域 中的一个翻转电路。每当翻转电路接收到一个脉冲时，它就会在高、低电平间进 行转换，然后 通过电平同步器到达异或门的一个输入端，而另一个信号经一个 时钟周期的延迟进入异或门的另一端，翻转电路每转换一次状态，这个同步器的 输出端就产生一个单 时钟宽度的脉冲。脉冲同步器的基本功能是从某个时钟域取出一个单时钟宽度脉冲，然后 在新的 时钟域中建立另一个单时钟宽度的脉冲。脉冲同步器也有一个限制，即输入脉冲 之间的最小间隔必须等于两个同步器时钟周期。如果输入脉冲相互过近，则新 时 钟域中的输出脉冲也紧密相邻，结果是输出脉冲宽度比一个时钟周期宽。当输入
11、 脉冲时钟周期大于两个同步器时钟周期时，这个问题更加严重。这种情况下，如 果 输入脉冲相邻太近，则同步器就不能检测到每个脉冲。3 仿真结果如图4、5所示，在Modelsim下分别跑了两组边沿检测同步器和脉冲同步器的仿 真。下面作简单的介绍。clkl为原电路时钟；clk2为同步时 钟；pulse_din为脉 冲同步器的输入，pulse_dout为其输出；edge_din为边沿检测同步器的输入， edge_dout为其输出。在图4中，显示了正常条件下的边沿检测同步器和脉冲同 步器的输入和输出。在图5中，由于脉冲同步器的输入(pulse_din)的脉冲间隔 太小，同步器无法分 辨出两个输入脉冲，只能
12、输出(pulse_dout)个有两个同 步时钟周期宽度的脉冲。4 总结 同步器还有许多种设计方法，因为一种同步器不能满足所有应用的需求。其类型 也有多种，常用的基本的类型就是上述介绍的三种类型：电平、边沿检测和脉冲 同步器。这三种类型的同步器可以解决设计者遇到的多数应用问题。 在使用同步器时还有一条重要的规则，那就是不应当在设计中的多个地方对同一 信号进行同步，即单个信号不能扇出至多个同步器。否则，就会出现竞争状况 6。 这种竞争状况在需要跨越时钟域传输的多组信号间也会发生，例如数据总线、地 址总线和控制总线等。因此，不能对组中的每个信号单独使用同步器，因为 在 新的时钟域中，要求每个信号同时有效。 本文作者创新点：论证了基本的处理异步时钟域的同步器，并在此基础上归纳提 出三种常用的同步器类型。
