《基于FPGA的数字时钟设计毕业设计论文-》由会员分享，可在线阅读，更多相关《基于FPGA的数字时钟设计毕业设计论文-（51页珍藏版）》请在金锄头文库上搜索。
1、摘 要本设计为一个多功能的数字时钟，具有时、分、秒计数显示功能，以24小时循环计数；具有校对功能。 本设计采用EDA技术，以硬件描述语言Verilog HDL为系统逻辑描述语言设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，按键进行校准，整点报时，闹钟功能。关键词：数字时钟，硬件描述语言，Verilog HDL，FPGAAbstractThe design for a m
2、ulti-functional digital clock, with hours, minutes and seconds count display to a 24-hour cycle count; have proof functions function. The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a top-do
3、wn design, by the various modules together build a FPGA-based digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download v
4、erification, the system can complete the hours, minutes and seconds respectively, using keys to cleared , to calibrating time. And on time alarm and clock for digital clock.Keywords： digital clock,hardware description language,Verilog HDL,FPGA 目 录摘 要1Abstract2第一章绪论11.1.选题意义与研究现状11.2.国内外研究及趋势11.3.论文结
5、构2第二章编程软件及语言介绍32.1Quarters II编程环境介绍32.1.1菜单栏32.1.2工具栏82.1.3功能仿真流程92.2Verilog HDL语言介102.2.1什么是verilog HDL语言102.2.2主要功能11第三章数字化时钟系统硬件设计133.1系统核心板电路分析133.2系统主板电路分析153.2.1时钟模块电路153.2.2显示电路153.2.3键盘控制电路173.2.4蜂鸣电路设计17第四章数字化时钟系统软件设计184.1整体方案介绍184.1.1整体设计描述184.1.2整体信号定义194.1.3模块框图204.2分频模块实现204.2.1分频模块描述20
6、4.2.2分频模块设计204.2.3分频模块仿真214.3计时模块实现214.3.1计时模块描述与实现214.3.2计时模块仿真234.4按键处理模块实现234.4.1按键处理模块描述234.4.2按键去抖处理模块设计244.4.3按键模块去抖仿真244.5闹钟模块实现254.5.1闹钟模块设计254.5.2闹钟设定模块仿真254.6蜂鸣器模块实现254.6.1蜂鸣器模块描述254.6.2蜂鸣器模块实现264.6.3蜂鸣器模块仿真274.7显示模块实现274.7.1显示模块描述274.7.2显示模块实现274.7.3显示模块仿真29第五章系统调试及运行结果分析305.1硬件调试305.2软件调
7、试315.3调试过程及结果315.4调试注意事项33第六章总结和展望345.5总结345.6展望34参考文献35致 谢36附 录37III浙江理工大学科技与艺术学院本科毕业设计(论文)第一章 绪论1.1. 选题意义与研究现状在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速
8、度等方向发展的趋势更加明显， 作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。故利用 FPGA这一新的技术手段来研究电子钟有重要的现实意义。设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。避免了硬件电路的焊接与调试，而且由于FPGA的 I /O端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。满足人们得到精确时间以及时间提醒的需求，
9、方便人们生活。1.2. 国内外研究及趋势随着人们生活水平的提高和生活节奏的加快，对时间的要求越来越高，精准数字计时的消费需求也是越来越多。二十一世纪的今天，最具代表性的计时产品就是电子时钟，它是近代世界钟表业界的第三次革命。第一次是摆和摆轮游丝的发明，相对稳定的机械振荡频率源使钟表的走时差从分级缩小到秒级，代表性的产品就是带有摆或摆轮游丝的机械钟或表。第二次革命是石英晶体振荡器的应用，发明了走时精度更高的石英电子钟表，使钟表的走时月差从分级缩小到秒级。第三次革命就是单片机数码计时技术的应用，使计时产品的走时日差从分级缩小到1/600万秒，从原有传统指针计时的方式发展为人们日常更为熟悉的夜光数字
10、显示方式，直观明了，并增加了全自动日期、星期的显示功能，它更符合消费者的生活需求！因此，电子时钟的出现带来了钟表计时业界跨跃性的进步。我国生产的电子时钟有很多种，总体上来说以研究多功能电子时钟为主，使电子时钟除了原有的显示时间基本功能外，还具有闹铃，报警等功能。商家生产的电子时钟更从质量，价格，实用上考虑，不断的改进电子时钟的设计，使其更加的具有市场。1.3. 论文结构第一章详细论述了近些年来，数字化时钟系统研究领域的动态及整个数字化时钟系统的发展状况，同时分析了所面临的问题与解决方案，从而提出了本论文的研究任务。第二章从研究任务着手，选择符合设计要求的常用芯片及其它元器件，详细论述了各接口电
11、路的设计与连接，以模块化的形式，整合数字化时钟硬件的设计从小到大，从局部到整体，循序渐进，最终实现一个功能齐全的数字化时钟系统。第三章根据系统设计要求，着手对数字化时钟系统软件进行功能的实现，将各功能模块有机结合，实现时钟走时，实现闹铃、整点报时附加功能。第四章按照设计思路，在联机调试过程中，对时钟系统的不足和缺点进行分析，将调试过程作重点的记录。第五章对全文的总结，对本系统功能实现以及制作过程中需要注意的方面，及整个系统软件编写中所吸取的经验教训进行论述，同时，也对整个研究应用进行展望。第二章 编程软件及语言介绍2.1 Quarters II编程环境介绍运行环境设计采用quartus II软
12、件实现，因此针对软件需要用到的一些功能在这里进行描述.Quartus II软件界面简单易操作，如下图2.1:图2.1Quartus II软件界面图2.1.1 菜单栏1) 【File】菜单Quartus II的【 File】菜单除具有文件管理的功能外，还有许多其他选项图2.2Quartus II菜单栏图（1）【New 】选项：新建工程或文件，其下还有子菜单【New Quartus II Project】选项：新建工程。 【Design File】选项：新建设计文件，常用的有：AHDL文本文件、VHDL文本文件、Verilog HDL文本文件、原理图文件等。 【Vector Waveform Fi
13、ve】选项：矢量波形文件。 （2）【Open】选项：打开一个文件。 （3）【New Project Wizard 】选项：创建新工程。点击后弹出对话框。单击对话框最上第一栏右侧的“”按钮，找到文件夹已存盘的文件，再单击打开按钮，既出现如图所示的设置情况。对话框中第一行表示工程所在的工作库文件夹，第二行表示此项工程的工程名，第三行表示顶层文件的实体名，一般与工程名相同。图2.3Quartus II新建工程图（4）【creat /update】选项:生成元件符号。可以将设计的电路封装成一个元件符号，供以后在原理图编辑器下进行层次设计时调用。 2) 【 View】菜单：进行全屏显示或对窗口进行切换，
14、包括层次窗口、状态窗口、消息窗口等。图2.4Quartus II菜单栏全屏切换图3) 【Assignments】菜单（1）【Device】选项：为当前设计选择器件。 （2）【Pin】选项：为当前层次树的一个或多个逻辑功能块分配芯片引脚或芯片内的位置。（3）【Timing Ananlysis Setting】选项：为当前设计的 tpd、tco、tsu、fmax等时间参数设定时序要求。 （4）【EDA tool setting】选项：EDA 设置工具。使用此工具可以对工程进行综合、仿真、时序分析，等等。EDA 设置工具属于第三方工具。 （5）【Setting】选项：设置控制。可以使用它对工程、文件
15、、参数等进行修改，还可以设置编译器、仿真器、时序分析、功耗分析等。 （6）【assignment editor】选项：任务编辑器。 （7）【pin planner 】选项：可以使用它将所设计电路的 I/O 引脚合理的分配到已设定器件的引脚上。图2.5Quartus II菜单栏设定引脚下拉图4) 【processing】菜单【processing】菜单的功能是对所设计的电路进行编译和检查设计的正确性。 （1）【Stop process】选项：停止编译设计项目。 （2）【Start Compilation】选项：开始完全编译过程，这里包括分析与综合、适配、装配文件、定时分析、网表文件提取等过程。 （3）【analyze current file】选项：分析当前的设计文件，主要是对当前设计文件的语法、语序进行检查。 （4）【compilation report】选项：适配信
