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1、第一章 数字逻辑习题11数字电路与数字信号1.1.2 图形代表的二进制数010110100114一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例MSBLSB0 1 2 11 12 （ms）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms频率为周期的倒数，f=1/T=1/0.01s=100HZ占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10%1. 2数制1.2.2将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于 42.（2）127 （4）2.718解：（2）（127）D=-1=（100
2、00000）B-1=（1111111）B=（177）O=（7F）H 72（4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H1. 4二进制代码1.4.1将下列十进制数转换为8421BCD码：（1）43 （3）254.25解：（43）D=（01000011）BCD1.4.3试用十六进制写书下列字符繁荣ASC码的表示：P28（1）+ （2） （3）you (4)43解：首先查出每个字符所对应的二进制表示的ASC码，然后将二进制码转换为十六进制数表示。（1）“+”的ASC码为0101011，则（00101011）B=（2B）H（2）的ASC码为1000000,(01000000
3、)B=(40)H(3)you的ASC码为本1111001,1101111,1110101,对应的十六进制数分别为79,6F,75(4)43的ASC码为0110100,0110011,对应的十六紧张数分别为34,331. 6逻辑函数及其表示方法1.6.1在图题1. 6.1中，已知输入信号A，B的波形，画出各门电路输出L的波形。解: (a)为与非， (b)为同或非，即异或第二章 逻辑代数 习题解答2.1.1 用真值表证明下列恒等式(3)ABABAB=+（AB）=AB+AB解：真值表如下ABABABABABAB+AB0001011011000010100001100111由最右边2栏可知，与AB+A
4、B的真值表完全相同。2.1.3 用逻辑代数定律证明下列等式(3)()AABCACDCDEACDE+=+解：()AABCACDCDE+(1)ABCACDCDE=+AACDCDE=+ACDCDE=+ACDE=+2.1.4 用代数法化简下列各式(3)()ABCBC+解：()ABCBC+()(ABCBC=+ABACBBBCCBC=+(1ABCABB=+ABC=+(6)()()()(ABABABAB+解：()()()(ABABABAB+()()ABABABAB=.+.+BABAB=+ABB=+AB=+AB=(9)ABCDABDBCDABCBDBC+解：ABCDABDBCDABCBDBC+()()()()
5、ABCDDABDBCDCBACADCDBACADBACDABBCBD=+=+=+=+=+2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和二输入与非门(1) LABAC=+(2)()LDAC=+(3)()(LABCD=+2.2.2 已知函数L（A，B，C，D）的卡诺图如图所示，试写出函数L的最简与或表达式解：(,)LABCDBCDBCDBCDABD=+2.2.3 用卡诺图化简下列个式（1）ABCDABCDABADABC+解：ABCDABCDABADABC+()()()()()ABCDABCDABCCDDADBBCCABCDD=+ABCDABCDABCDABCDABCDABCDABCD
6、=+（6） (,)(0,2,4,6,9,13)(1,3,5,7,11,15)LABCDmd=+解：LAD=+（7） (,)(0,13,14,15)(1,2,3,9,10,11)LABCDmd=+解:LADACAB=+2.2.4 已知逻辑函数LABBCCA=+，试用真值表,卡诺图和逻辑图（限用非门和与非门）表示解:1由逻辑函数写出真值表ABCL000000110101011110011011110111102由真值表画出卡诺图3由卡诺图,得逻辑表达式LABBCAC=+用摩根定理将与或化为与非表达式LABBCACABBCAC=+=.4由已知函数的与非-与非表达式画出逻辑图第三章习题3.1 MOS逻
7、辑门电路3.1.1根据表题3.1.1所列的三种逻辑门电路的技术参数，试选择一 种最合适工作在高噪声环境下的门电路。表题3.1.1 逻辑门电路的技术参数表(min)/OHVVVOL(max)/V(min)/IHVV(max)/ILVV逻辑门A2.40.420.8逻辑门B3.50.22.50.6逻辑门C4.20.23.20.8解：根据表题3.1.1所示逻辑门的参数，以及式（3.1.1）和式（3.1.2），计算出逻辑门A的高电平和低电平噪声容限分别为：NHAV=2.4V2V=0.4V (min)OHV(min)IHV(max)NLAV=0.8V0.4V=0.4V (max)ILV(max)OLV同理
8、分别求出逻辑门B和C的噪声容限分别为:NHBV=1VNLBV=0.4VNHCV=1VNLCV=0.6V电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门C3.1.3根据表题3.1.3所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好表题3.1.3 逻辑门电路的技术参数表/pLHtn/pHLtn/DPmW逻辑门A11.216逻辑门B568逻辑门C10101解:延时-功耗积为传输延长时间与功耗的乘积,即DP= tpdPD根据上式可以计算出各逻辑门的延时-功耗分别为ADP =2PLHPHLtt+DP=(11.2)2ns+* 16mw=17.6* 1210.J=17
9、.6PJ同理得出: BDP=44PJ CDP=10PJ,逻辑门的DP值愈小,表明它的特性愈好,所以逻辑门C的性能最好.3.1.5 为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属于逻辑0: (1)输入端接地; (2)输入端接低于1.5V的电源; (3)输入端接同类与非门的输出低电压0.1V; (4)输入端接10k的电阻到地.解:对于74HC系列CMOS门电路来说,输出和输入低电平的标准电压值为:OLV=0.1V, ILV=1.5V,因此有:(1) =0 ViILV=1.5V,属于逻辑门0(2) 1.5V=ViILV,属于逻辑门0(3) 0.1ViILV=1.5V
10、,属于逻辑门0(4)由于CMOS管的栅极电流非常小,通常小于1uA,在10k电阻上产生的压降小于10mV即Vi0.01VILV=1.5V,故亦属于逻辑0.3.1.7求图题3.1.7所示电路的输出逻辑表达式.解:图解3.1.7所示电路中L1=AB,L2=BC,L3=D,L4实现与功能,即L4=L1L2L3,而L=.4LE.,所以输出逻辑表达式为L=ABBCDE.3.1.9 图题3.1.9表示三态门作总线传输的示意图，图中n个三态门的输出接到数据传输总线，D1，D2，Dn为数据输入端，CS1，CS2CSn为片选信号输入端.试问:(1) CS信号如何进行控制,以便数据D1,D2, Dn通过该总线进行
11、正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有CS信号均无效,总线处在什么状态?解: (1)根据图解3.1.9可知,片选信号CS1，CS2CSn为高电平有效,当CSi=1时第i个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1，CS2CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上.(2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总线不能同时既为0又为1.(3)如果所有CS信号均无效,总线处于高阻状态.3.1.12 试分析3.1.12所示
12、的CMOS电路，说明它们的逻辑功能（A） （B）（C） （D）解：对于图题3.1.12（a）所示的CMOS电路，当EN=0时， 和均导通，和构成的反相器正常工作，L=2PT2NT1PT1NTA，当EN=1时，和均截止，无论A为高电平还是低电平，输出端均为高阻状态，其真值表如表题解3.1.12所示，该电路是低电平使能三态非门，其表示符号如图题解3.1.12（a）所示。2PT2NT图题3.1.12（b）所示CMOS电路，EN=0时，导通，或非门打开，和构成反相器正常工作，L=A；当2PT1PT1NTEN=1时，截止，或非门输出低电平，使截止，输出端处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解3.1.12（b）所示。2PT1NT同理可以分析图题3.1.12（c）和图题3.1.12（d）所示的CMOS电路，它们分别为高电平使能三态缓冲器和低电平使能三态非门 ，其表示符号分别如图题3.1.12（c）和图题3.1.12（d）所示。AL00
