实验三3-8译码器的功能测试及仿真

《实验三3-8译码器的功能测试及仿真》由会员分享，可在线阅读，更多相关《实验三3-8译码器的功能测试及仿真（6页珍藏版）》请在金锄头文库上搜索。

1、实验三 3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。2、进一步掌握VHDL语言的设计。二、预习要求复习有关译码器的原理。三、实验仪器和设备1数字电子技术实验台 1台2数字万用表 1块3导线 若干 4.MUX PLUSII软件5.74LS138集成块 若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。译码器分为通用

2、译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。1变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线4线、3线8线和4线16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n 个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。 以3线8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。其中 A2 、A1 、A0 为地址输入端，为译码输出端，S1、为使能端。下表为74LS138功能表，当S11，0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S10， X时，或

3、S1X，1时，译码器被禁止，所有输出同时为1。38线译码器74LS138逻辑图及引脚排列图 74LS138功能表输 入输 出S1+A2A1A010000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110011111111111111111二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图32所示。若在S1输入端输入数据信息，0，地址码所对应的输出是S1数据信息的反码

4、；若从端输入数据信息，令S11、0，地址码所对应的输出就是端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。二进制译码器还能方便地实现逻辑函数，如下图所示，实现的逻辑函数是 ZABC 作数据分配器图 实现逻辑函数图 利用使能端能方便地将两个 3/8译码器组合成一个4/16译码器，如下图所示。 用两片74LS138组合成4/16译码器图五、实验内容及步骤174LS138译码器逻辑功能测试将译码器使能端S1、及地址端A2、A1、A0 分别接至逻辑电平开关输出口，

5、八个输出端依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按下表逐项测试74LS138的逻辑功能。输 入输 出S1A2A1A01000001000011000101000111001001001011001101001110112.3-8译码器的VHDL仿真 1）运行该软件，在主菜单中选择File中的New中的Text Editor file文本编辑框，输入与门的VHDL文本：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder3_8 IS PORT(a: IN STD_LOGIC_ VECTOR(DOWNTO 0); y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END decoder3_8;ARCHITECTURE one OF decoder3_8 IS BEGIN PROCESS (a) BEGIN CASE a IS WHEN 000=YYYYYYYYnull; END CASE;END PROCESS ; END one;3进行波形仿真4.波形分析六、实验报告要求1画出实验线路，把观察到的波形画出来，并标上对应的地址码。2对仿真实验结果进行分析，说明译码器的特点。