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1、【精品文档】如有侵权，请联系网站删除，仅供学习与交流计算机组成原理 阵列乘法器的设计.精品文档.沈阳航空工业学院课 程 设 计 报 告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计院（系）：计算机学院专 业：计算机科学与技术班 级：学 号：姓 名： 指导教师：完成日期：2006年12月31日目 录第1章 总体设计方案11.1 设计原理11.2设计思路21.3 设计环境2第2章 详细设计方案42.1 顶层方案图的设计与实现42.1.1创建顶层图形设计文件42.1.2器件的选择与引脚锁定52.1.3编译、综合、适配52.2功能模块的设计与实现52.2.1（A） 一位全加器的设计
2、与实现52.2.1（B）一位全加器的仿真图如下图所示：62.2.2(A) 4位输入端加法器的设计与实现72.2.2(B) 4输入端加法器的封装图如下图所示：82.2.2(C) 4输入端加法器的仿真图如下图所示：82.2.3（A） 阵列乘法器的设计与实现92.2.3(B) 阵列乘法器的封装图如下图所示112.2.3(C) 4输入端加法器的仿真图如下图所示：11第3章硬件测试133.1 硬件测试及结果分析13图中所示：13参考文献14附 录（程序清单或电路原理图）15第1章 总体设计方案1.1 设计原理阵列乘法器的原理框图如图1.1所示，X1,X2,X3,X4, Y1,Y2,Y3,Y4为阵列乘法器
3、的输入端，Z1Z8为阵列乘法器的输出端，该逻辑框图所要完成的功能是 实现两个四位二进制既F(X)*F(Y)的乘法运算，其计算结果为F(Z) 。(其中F(X)=X1X2X3X4，F（Y）=Y1Y2Y3Y4），F(Z)=Z1 Z2 Z3 Z4 Z5 Z6 Z7 Z8而且输入和输出结果均用二进制表示 )图1.1 阵列器原理框图表1.1 阵列乘法器功能表 其中下表是该逻辑电路图的功能可通过查表验证所得结果。X1 X2 X3 X4 Y1 Y2 Y3 Y4 Z1 Z2 Z3 Z4 Z5 Z6 Z7 Z8XXXX0 0 0 00 0 0 0 0 0 0 0XXXX0 0 0 10 0 0 0 X X X X
4、XXXX0 0 1 00 0 0 X X X X 0X X X X0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1X X X X0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0X X X X0 1 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 1X X X X0 1 1 00 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0X X X X0 1 1 10 0 0 0 0 0 0 0 0 1 1 0 1 0 0 1X X X X 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0
5、0X X X X1 0 0 10 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1X X X X1 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 1 0X X X X1 0 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1X X X X1 1 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0X X X X1 1 0 10 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1X X X X1 1 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0X X X X1 1 1 1 0 0 0 0 0
6、0 0 0 1 1 1 0 0 0 0 11.2 设计思路 为了进一步提高乘法运算速度，可采用类似人工计算的方法，阵列的每一行送入乘数Y的每一数位，而各行错开形成的每一斜列则送入被乘数的每一数位。44阵列乘法器可以由一定数量的4输入加法器构成的；4个输入加法器可以由一个与门和一位全加器构成；一位全加器可以用一个两输入或门模块和两个半加器模块构成。一位全加器的整体设计包含两半加器构成，半加器由异或门构成1.3 设计环境（1）硬件环境伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A、
7、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟
8、调试功能。XCV200实验板在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。用FPGA 实验板可设计8 位16 位和32 位模型机。XCV200 相应管脚已经连接好配合FPGA 实验板的PC 调试软件可方便地进行各种实验。U3 IDT71V016SA 是64Kx16 位存储器能保存大容量的程序。C0-C5 D0-D5 是12 个7 段数码管用于显示模型机内部的寄存器总线数值，在设计时可将需要观察的内部寄存器总线等值接到这些7 段管上直观地观察模型机运行时内部状态变化。A0-A7、B0-B7 是16 个LED
9、发光二极管用于显示模型机内部的状态例如进位标志零标志中断申请标志等等。K0(0-7)-K4(0-7)是四十个开关用于输入外部信号，例如在做单步实验时这些开关可用来输入地址总线值数据总线值控制信号等。T6B595 是7 段数码管的驱动芯片，74HC1649是串转并芯片，用于接16 个LED。（2）EDA环境Xilinx foundation f3.1设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述
10、语言（HDL）编辑器、LogiBLOX模块生成器、Xilinx内核生成器等软件。其功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。设计实现工具用于将网络表转化为配置比特流，并下载到器件。设计验证工具包括功能和时序仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验，并详尽分析各个时序限制的满足情况。COP2000仿真软件COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编
11、辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。第2章 详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现4x4阵列乘法器的逻辑功能，采用原理图设计输入方式完成。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。2.1.1创建顶层图形设计文件44阵列乘法器总设计框图可利用Xilinx foundation f3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1.1所示。图2.1.1 44阵列乘法器总设计框图2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算机组
12、成原理实验仪和XCV200实验板，故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。表2.1 信号和芯片引脚对应关系44阵列乘法器总设计框图图形文件中的输入/输出信号XCV200芯片引脚X1-X3IN1 IN3p33- - p36Y1-Y3NI1 NI3p38 - - p41 Z1-Z3OUT1 -OUT8p215-p2232.1.3编译、综合、适配利用Xilinx foundation f3.1对顶层图形文
13、件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。2.2 功能模块的设计与实现 下面分成三大块：由小单元器件模块到最终阵列乘法器大功能模块（其中包括：功能表，仿真图）2.2.1（A） 一位全加器的设计与实现 表2.2.1（A） 一位全加器功能表XN YN CINCOUTFN0 0 0000 0 1100 1 0100 1 1011 0 0101 0 1011 1 0011 1 111一位全加器的逻辑图，如下图所示：一位全加器可以由；两个与门，三个异或门及一一个或门构成 图2.2.1（A）2.2.1（B）一位全加器的仿真图如下图所示：仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。建立仿真波形文件及仿真信号选择：功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如功能表所示。图2.2.1（B） 功能仿真结果与分析功能仿真波形结果如图2.2.1(B)所示，仿真数据结果如表2.2.1(A)所示，对表2.2.1(A)与仿真图2.2.1（B）的结果进行对比，可以看出功能仿真结果是正确的，进而说明
