(计算机组成原理)TEC-5教师实验指导书

T E C-5计 算 机 组 成 和 数 字 逻 辑 实 验 系 统实 验 指 导 书清 华 大 学 科 数 仪 器 厂前 s清华大学科教仪器厂和北京邮电大学白中英教授合作，开发出T E C 5计算机组成和数字逻辑实验系统。它适合于 数字逻辑与数字系统、计算机组成原理和 计算机组织与结构三门课程的教学实验。它也可用于数字系统的设计开发，对提高学生的动手能力，提高学生的创新设计能力都会有很大帮助。为了更好地使用T E C 5计算机组成和数字逻辑实验系统，我们编写了这本 教师用实验指导书。它是T E C 5 计算机组成和数字逻辑实验系统的配套资料。本书对计算机组成原理课程提供了6个实验，其中5 个基本实验，1 个课程设计；对数字逻辑与数字系统课程提供了 1 5 个实验，其 中 1 1 个为基本实验，4个为综合实验（课程设计）。对每个实验提供了接线图、实验步骤及实验结果；对 5 个课程设计或综合实验提供了参考方案。当然，每个实验的接线方法或者源程序绝不是唯一的，实验结果也会有所不同。本书提供的接线图和源程序只是许多接线方法、源程序中的一种，只能作为参考。这些接线图、源程序和实验结果都经过实际实验验证。本书的目的是希望减少教师设计、准备、调试实验的劳动，让教师把主要精力集中在提高教学质量上。各位老师在使用中如果发现错误和不妥之处，欢迎提出宝贵意见，以便将来改进。除了本书外，T E C 5计算机组成原理和数字逻辑实验系统还有配套资料 计算机组成与结构题解、题库、实验，数字逻辑与数字系统题解、题库、实验，计算机组成原理题解、题库、实验。它们是科学出版社出版的学生用书，由北京邮电大学的白中英教授和我们共同编写，可作为T E C 5 计算机组成和数字逻辑实验系统的使用说明书。敬请读者提出宝贵意见。编者：杨 春 武 于 艳 丽2 0 0 4 年 1 2 月目 录第 一 章TEC-5计算机组成和数字逻辑实验系统介绍.3第 二 章ISPEXPERT编程软件入门.142.1 I S P E X P E R T 使用概述.1 42.2 建立由A B E L-H D L 源文件组成的设计.1 72.3 建立由原理图源文件组成的设计.2 12.4 混合设计及层次导航.2 82.5 编译、模拟与器件适配.2 92.6 下载.3 2第3章 计算机组成原理实验.353.1 运算器组成实验.3 53.2 双端口存储器原理实验.4 03.3 数据通路组成实验.4 43.4 常规型微程序控制器组成实验.5 03.5 C P U 组成与机器指令执行周期实验.6 43.6 硬连线控制器的设计与调试（课程设计）.7 2第四章数字逻辑和数字系统实验.824.1 基本逻辑门逻辑实验.8 24.2 T T L、H C 和 H C T 器件的电压传输特性.8 44.3 三态门实验.8 84.4 数据选择器和译码器.9 04.5 全加器构成及测试.9 24.6 组合逻辑中的冒险现象.9 44.7 触发器.9 64.8 简单时序电路.1 0 04.9 计数器.1 0 64.10四相时钟分配器.1 1 04.11通用逻辑阵列（G A L）.1 1 24.12简单电子琴（综合实验）.1 1 54.13简易频率计（综合实验）.1 1 84.14交通灯实验（综合实验）.1 2 34.15电子钟实验（综合实验）.1 2 9第一章TEC-5计算机组成和数字逻辑实验系统介绍T E C-5 实验系统由北京邮电大学计算机学院、清华大学科教仪器厂联合研制。它适用于 计算机组成原理、计算机组织和结构和 数字逻辑和数字系统三门课程的实验教学，是一种多用仪器。该仪器将提高学生的动手能力，提高学生对计算机整体和各组成部分的理解，提高学生对数字系统和计算机系统的综合设计能力。一、TEC-5实验系统的特点1 .采用单板式结构、计算机模型采用8位，简单、实用。计算机模型分为数据通路、控制器、时序电路、控制台、数字逻辑实验区五部分。各部分之间采用可插、拔的导线连接。2 .指令系统采用4 位操作码，容 纳 1 6 条指令，己实现了加、减、逻辑与、存数、取数、条件转移、1 0 输出和停机8条指令，指令功能非常典型。其他8条指令备用。3 .数据通路采用双端口存储器作为主存，实现了数据总线和指令总线双总线体制，体现了当代C P U 的设计思想。4 .运算器中AL U 由 2片 7 4 1 8 1 实现。4个通用寄存器由1 片 i s p L S I 1 0 1 6 组成，设计新颖。5 .控制器采用微程序控制器和硬连线控制器两种类型，体现了当代计算机控制器设计技术的完备性。6 .控制存储器中的微代码可以通过P C 机下载，省去插、拔 E E P R 0 M 芯片。7 .实验台上提供了一片在系统编程器件i s p L S H 0 3 2,学生在P C 机设计好组合逻辑控制器方案后下载到i s p L S 1 1 0 3 2 中，i s p L S I 1 0 3 2 就构成了新的控制器。控制器的设计并实现对提高计算机综合设计能力会有很大帮助。i s p L S H 0 3 2 也可用于数字逻辑和数字系统的设计。8 .控制台包含8个数据开关，用于置数功能：1 6 个双位开关，用于置信号电平；控制台有复位和启动二个单脉冲发生器，有单拍、单步二个开关。控制台有5种操作：写存储器，读存储器，读寄存器，写寄存器，启动程序运行。9.微程序控制器中的微代码输出、微地址总线、程序地址总线、数据总线、存储器地址总线、进位、双端口存储器的读、写冲突位B U S Y L#和 B U S Y R#等都有指示灯，便于查看指令的执行过程。1 0 .数字逻辑和数字系统实验部分除上述可用的一片I S P 1 0 3 2.1 6 个电平开关和2个单脉冲按钮（复位和启动）外，还 有 1 2 个指示灯，1 1 个双列直插插座，5个 8 4 3 2 编码驱动的数码管，1 个直接驱动的数码管，1 个喇叭。时钟信号源有5 0 0 KH z,5 0 KH z,5 KH z o1 1 .电源部分具有抗电源对地短路能力。二、TEC-5实验系统的组成T E C-5 实验系统由以下几个部分组成：控制台数据通路控制器时序电路数字逻辑实验区电源模块下面分别对各组成部分予以介绍。三 电源电源部分由一个电源、一个电源插座、一个电源开关和一个红色电源指示灯组成。电源通过四个螺钉安装在实验箱底部，它输出+5V 电压，最大负载电流3 A,具有抗+5V对地短路功能。电源插座用于接交流220V,插座内装有保险丝。电源开关接通时，模块电源输出+5 V,红色指示灯点亮。四 时序发生器时序发生器产生计算机模型所需的时序和数字逻辑实验所需的时钟。时序电路由一个500KHz 晶振、2 片 GAL22V10(U64、U66)、一片 74LS390(U65)组成。根据本机设计，执行一条微指令需要4 个节拍脉冲T l、T2、T3、T 4,执行一条机器指令需要三个节拍电位W l、W2、W 3,因此本机的基本时序如下：同 J WL r wu u L n j r u u u i r L T LT1|1|1 门 T2 n T3 r-T4-i r _W 1 J I_W 2 I _W 3|图1.1基本时序图图中，M F是晶振产生的500KHz基本时钟，T l、T2、T3、T 4 是数据通路和控制器中各寄存器的节拍脉冲信号，印制板上已将它们和相关的寄存器相连。T l、T2、T3、T4既供微程序控制器使用，也供硬连线控制器使用。WL W2、W 3只供硬连线控制器做节拍电位信号使用。另外，供数字逻辑实验使用的时钟50KHz和 5KHz由MF经一片74LS390分频后产生。五、数据通路TEC-5的数据通路采用了数据总线和指令总线双总线形式。它还使用了大规模在系统编程器件作为寄存器堆，使得设计简单明了，可修改性强。图 1.2是数据通路总体图，下面介绍图中各个主要部件的作用。1.运算器ALU运算器ALU由两片74LS18I(U55和 U60)组成，其 中 U60进行低4 位运算，U55进行高4 位运算。在选择端M 和 S0-S3控制下，ALU对数据A、B 进行各种算术、逻辑运算。有关74181运算的具体操作，请看74181的资料和教科书。当 LDRi=l时，在 T 3 的上升沿寄存器C(U 57A)保存运算产生的进位标志信号。2.运算操作数寄存器DR1和 DR2(U47、U48)DR1(U 4 7)和 DR2(U48)是运算操作数寄存器，DR1和 ALU的 A 口相连，DR2和ALU的 B 口相连。DR1和 DR2各由一片74LS273构成。当 LDDR1/LDDR2=1 时，在T 2上升沿，DR1/DR2接收来自通用寄存器堆A/B端口的数据。3.双端口通用寄存器堆RF(U54)双端口通用寄存器堆R F 由一片ispLSI1016(U 3 0)构成，其中包含4 个 8 位寄存器(RO、RI、R2、R 3),有三个控制端口：两个控制读操作，一个控制写操作，三个端口可以同时操作。由 RD1、RDO选中的寄存器的数据从A 端口读出，由 RSI、RSO选中的寄存器的数据从B 端口读出；WRI、WRO选择要写入的寄存器。LDRi控制写操作，当 LDRi=1 时，在 T 3上升沿将数据总线DBUS上的数据写入由WRI、WRO选中的寄存器。从 R F的 A 端口读出的数据直接送DR1。由 B 端口读出的数据直接送DR2之外，还可以送数据总线DBUS。当 RS_BUS#=O时，允许B 端口数据送DBUS。4.双端口存储器RAM双端口存储器RAM 由一片IDT7132(U44)及少量控制电路构成。IDT7132是 2048字节的双端口静态随机存储器，本实验系统实际使用256字节。IDT7132的两个端口可以同时进行读、写操作。在本实验系统中，RAM 左端口连接数据总线D B U S,可进行读、写操作；右端口连接指令总线IB U S,输出到指令寄存器I R,作为只读端口使用。IDT7132有 6 个控制引脚，CEL#、LR/W#、OEL#控制左端口读、写操作；CER#、RR/W#、OER#控制右端口的读写操作。CEL#为左端口选择引脚，低电平有效；当 CEL#=1时，禁止对左端口的读、写操作。LR/W#控制对左端口的读写，当 CEL#=0且 LR/W#=1时，左端口进行读操作；当 CEL#=0且 LR/W#=0且 T 2为高时，左端口进行写操作。OEL#的作用等同于三态门，当 CEL#=0且 OEL#=0时，允许左端口读出的数据送到数据总线DBUS上：当 O EL#=1时，禁止左端口的数据放到DBUS。为便于理解，在以后的实验中，我们将OEL#弓 I脚称为RAM_BUS#。控制右端口的三个引脚与左端口的三个完全类似，不过只使用了读操作，在实验板上已将RR/W#固定接高电平，OER#固定接地。当 CER#=0时，右端口读出的数据(更确切的说法是指令)放到指令总线IBUS上，然后当LDIR=1时在T3的上升沿打入指令寄存器IR。所有数据/指令的写入都使用左端口，右端口作为指令端口，不需要进行数据的写入。左端口读出的数据放在数据总线DBUS上，由数据总线指示灯DBUS7-DBUS0显示。右端口读出的指令放在指令总线IBUS上，由指令总线指示灯IBUS7-IBUS0显示。5.地址寄存器AR和程序计数器PC存储器左端口的地址寄存器AR(U53、U59)和右端口的地址寄存器PC(U52、U45)都使 用 2 片 74LS163,具有地址递增的功能。PC 是程序计数器，提供双端口寄存器右端口地址，U52是低4 位，U45是高4 位，具有加载数据和加1 功能。A R是地址寄存器，提供双端口存储器左端口地址，U53是低4 位，U59是高4 位，具有加载数据和加1 功能。A R 中的地址用地址A R 指示灯AR7-AR0显示，P C 中的地址用程序计数器P C 指示灯PC7-PC0 显示。当 LDAR#=O时，AR在 T 2时从DBUS接收来自SW 7-SW 0的