《换增益电阻器以产生具有低漂移的带隙电压的制作方法》由会员分享，可在线阅读，更多相关《换增益电阻器以产生具有低漂移的带隙电压的制作方法（3页珍藏版）》请在金锄头文库上搜索。
1、换增益电阻器以产生具有低漂移的带隙电压的制作方法专利名称：换增益电阻器以产生具有低漂移的带隙电压的制作方法技术领域：本发明的实施例一般地涉及带隙电压基准电路，用于带隙电压基准电路的方法， 以及包括带隙电压基准电路的系统(例如，电压调节器)。背景技术：带隙电压基准电路可用来例如向工作在温度波动的环境中的电路提供基本恒定 的基准电压。带隙电压基准电路通常将与绝对温度互补的电压(VCTAT)加至与绝对温度成 正比的电压(VPTAT)以产生带隙基准输出电压(VGO)。VCTAT通常为简单二极管电压，也称 作基极-发射极电压降、正向电压降、基极-发射极电压或简称为VBE。这种二极管电压通 常由连接成二极
2、管的晶体管提供(即，其基极和集电极连接在一起的BJT晶体管)。VPTAT 可源自一个或多个VBE，其中AVBE(德尔塔VBE)是具有不同发射极面积和/或电流并因此 在不同电流密度下工作的BJT晶体管的VBE之间的差。图IA示出一种示例性传统带隙电压基准电路100，该电路100包括并联连接的 晶体管Q I-QN(在“N”支路中)、晶体管QN+1(在“1”支路中)以及又一晶体管QN+2 (在 “ CTAT ”支路中)。带隙电压基准电路100还包括放大器120和三个PMOS晶体管Ml、M2和M3，PMOS 晶体管Ml、M2和M3配置成充当向“N”、“ 1 ”、“ CTAT，支路提供电流的电流源。由于
3、PMOS晶 体管的栅极被联系在一起，且它们的源极端子全部连接于正电压轨(VDD)，因此这些晶体管 的源极-栅极电压是相等的。因此，“N”、“l”和“CTAT”支路接收并工作在几乎相同的电流 Iptat 下。在图IA中，晶体管QN+2用来产生VCTAT，而与晶体管QN+1配合工作的晶体管 Ql-QN用来产生VPTAT。更具体地，VCTAT是连接成二极管的晶体管QN+2的基极发射极电 压(VBE)的函数，而VPTAT是 VBE的函数，而 VBE是晶体管QN+1的基极-发射极电压 和并联连接的连接成二极管的晶体管Ql-QN的基极-发射极电压之间的差的函数。由于负反馈，放大器120调节电流源晶体管Ml
4、、2和3的共PMOS栅极电压，直到放大器120的非反相和反相输入处于相等电压电位为止。这发生在当 Iptat*Rl+VBElj2.jn = VBEn+1 时，其中 VBE1J,.,n = VBEn+1_VBE。因此，Iptat = AVBE/R1。这里，带隙电压输出(VGO)如下VGO = VCTAT+VPTAT,= VBE+R2/Rl*VT*ln (N)。其中Vt是热电压，该热电压在室温下大约为mV。如果VBE 0. 7V，且 R2/Rl*VT*ln(N) 0. 5V，贝丨J VGO 1. 2V。电流源可使用图IA以外的替代结构来实现。相应地，提供图IB以示出更一般的 电路。如同图IA的情形
5、，在图IB中，放大器120控制电流源I1, I2和13。R2两端的电压与温度成正比，当该电压在室温下下降到约5V时，它通过补偿 VBE3(即，晶体管Q3的基极发射极电压)的负温度系数使得VGO对于温度相对恒定。7 2对于N = 8 (8为N的常见值)，为获得VGO的良好温度系数(tempco)，； 9。R2Jil可通过串联连接三个单位电阻器提供，Rl可通过并联连接另外三个单位电阻器提供。这是 惯例，并且使得在制造的电路中的9的比例非常精确。在实践中，单位电阻器值中的长期漂移可引起VGO的长期漂移，这是不期望有的。发明内容本发明的某些实施例针对带隙电压基准电路，该带隙电压基准电路减少电阻器的 长
6、期漂移对于由带隙电压基准电路产生的带隙电压输出(VGO)的影响。根据本发明的一个 实施例，一种带隙电压基准电路包括多个电阻器、多个电路支路以及多个开关。该带隙电压 基准电路的多个电路支路(例如，“N”、“l”和“CTAT”支路)共同用于产生带隙电压输出 (VGO)。多个开关(例如由控制器控制)有选择地随时间改变哪些电阻器连接于第一个电路 支路(例如，“N”支路)内和哪些电阻器连接于第二个电路支路(例如，“CTAT”支路)内。在一些实施例中，多个电阻器包括第一组电阻器和第二组电阻器，多个开关包括 第一组开关和第二组开关。在这种实施例中，第一组开关可用来在某些时候有选择地将第 一组电阻器相互并联连
7、接到第一个电路支路内，且用来在其他时候有选择地将第一组电阻 器相互串联连接到第二个电路支路内。类似地，第二组开关可用来在某些时候有选择地将 第二组电阻器相互串联连接到第二个电路支路内，用来在其他时候有选择地将第二组电阻 器相互并联连接到第一个电路支路内。在具体实施例中，第一和第二组电阻器中的每个电阻器为单位电阻器，该单位电 阻器的大小与第一和第二组电阻器中的其他单位电阻器的大小基本相同。在某些实施例中，第一和第二组电阻器内的每个电阻器在第一个电路支路内并联 连接的时间量和在第二个电路支路内串联连接的时间量几乎相同。根据具体实施例，至少一些电阻器在至少一些时候不连接于共同用于产生带隙电 压输出(
8、VGO)的多个电路支路中的任何支路内，即使同样的电阻器在其他时候连接于共同 用于产生带隙电压输出(VGO)的多个电路支路中的一个或多个支路内。本发明的实施例还针对用于产生带隙电压输出(VGO)的带隙基准电路的方法，其 中该带隙电压基准电路包括多个电路支路，这些支路共同用来产生带隙电压输出(VGO)。这些方法可包括有选择地随时间改变多个电阻器中的哪些电阻器连接于第一个电路支路内， 以及有选择地随时间改变哪些电阻器连接于第二个电路支路内。本发明的实施例还针对包括如上所述的带隙电压基准电路的电压调节器，但不限 于此。电压调节器例如可以是固定输出或可调输出线性调压器，但不限于此。本发明内容部分无意于概
9、括本发明的所有实施例。根据下文陈述的详细说明、附 图以及权利要求，进一步的和替代的实施例以及各个实施例的特征、方面以及优点将变得 更加显而易见。图IA和IB示出示例性传统带隙电压基准电路。图2A示出根据本发明的实施例的单位电阻器的组，其可用于带隙电压基准电路 内以提供低漂移带隙电压基准电路。图2B示出根据本发明的一个实施例如何使用图2A的单位电阻器的组来代替图IA 和图IB中的电阻器Rl和R2以提供低漂移带隙电压基准电路。图3是根据本发明的实施例的包括低漂移带隙电压基准电路的示例性固定输出 线性电压调节器的框图。图4是根据本发明的实施例的包括低漂移带隙电压基准电路的示例性可调输出 线性调压器的
10、框图。图5是用来概括根据本发明的实施例的提供低漂移带隙电压基准电路的方法的 高级流程图。附图标记说明100a，IOOb带隙电压基准电路120放大器200带隙电压基准电路202!，2022单位电阻器组210控制器300带隙电压基准电路302固定输出线性电压调节器306运算放大器402可调输出线性电压调节器502, 504方法步骤Il512,13电流源Iptat与绝对温度成正比的电流Ml, M2, M3PMOS晶体管Ql, Q2.QN, QN+1，QN+2晶体管Ra, Rb, Re, Rd, Re, Rf单位电阻器Rl, R2, R3，R4电阻器S开关Vdd正电压轨VGO带隙电压输出具体实施例方式
11、本发明的实施例可用来减少由电阻器值中的长期漂移所引起的VGO的长期漂移。 从下文的讨论中可理解，本发明的某些实施例亦可用来补偿非完美电阻器值。根据本发明的实施例，带隙电压基准电路包括全都具有基本相同大小的两组单位 电阻器。例如，参考图IA和IB中的电阻器值Rl和R2，根据实施例，一组单位电阻器交替地 并联连接以提供R1，然后重配置(例如，切换)成串联连接以提供R2。另一组单位电阻器 类似地替换地串联连接以提供R2，然后重配置(例如，切换)成并联连接以提供R1。当单 位电阻器正被用来提供Rl时，该单位电阻器可称作在Rl位置。类似地，当单位电阻器正被 用来提供R2时，该单位电阻器可称作在R2位置。
12、从下文的讨论中可理解，若使用第一组单位电阻器提供Rl和R2的时间量相等，且 使用第二组单位电阻器提供R2和Rl的时间量相等，则可极好地抑制个别电阻器错误和随 时间的漂移。假设六个单位电阻器(即，两组单位电阻器，每组具有三个单位电阻器)用来提供 Rl和R2，并且六个单位电阻器中除一个电阻器之外的其他所有电阻器都完美，并提供精确 相等于值R的电阻。还假设该非完美单位电阻器的电阻为R+AR。在这些假设下，当非完美 单位电阻器与其他两个完美单位电阻器并联连接时，Rl的电阻值如下权利要求1.一种产生带隙电压输出(VGO)的带隙电压基准电路，包括 多个电阻器；所述带隙电压基准电路的多个电路支路，所述多个电
13、路支路共同用于产生所述带隙电 压输出(VGO)；以及多个开关，所述多个开关用于有选择地随时间改变所述电阻器的哪些连接于第一个所 述电路支路内以及所述电阻器的哪些连接于第二个电路支路内。2.如权利要求1所述的带隙电压基准电路，其特征在于在任意给定时间，连接于所述第一个电路支路内的所述电阻器提供第一电阻，以及连 接于所述第二个电路支路内的所述电阻器提供第二电阻；以及所述第一和第二电阻的值可随时间改变，只要所述第二电阻与所述第一电阻之比保持基本恒定。3.如权利要求1所述的带隙电压基准电路，其特征在于 所述多个电阻器包括第一组电阻器，以及 第二组电阻器；以及 所述多个开关包括第一组开关，所述第一组开关
14、在一些时候有选择地将所述第一组电阻器相互并联连接 于所述第一个电路支路内，以及在其他时候有选择地将所述第一组电阻器相互串联连接于 所述第二个电路支路内；以及第二组开关，所述第二组开关在一些时候有选择地将所述第二组电阻器相互串联连接 于所述第二个电路支路内，以及在其他时候有选择地将所述第二组电阻器相互并联连接于 所述第一个电路支路内。4.如权利要求3所述的带隙电压基准电路，其特征在于，所述第一和第二组电阻器中 的每个电阻器包括单位电阻器，所述单位电阻器的大小与所述第一和第二组电阻器中的其 他所述单位电阻器的大小基本相同。5.如权利要求4所述的带隙电压基准电路，其特征在于，所述第一和第二组电阻器中
15、 的每个电阻器在所述第一个电路支路内并联连接的时间量和在所述第二个电路支路内串 联连接的时间量几乎相同。6.如权利要求4所述的带隙电压基准电路，其特征在于 所述第一组电阻器包括三个所述单位电阻器；以及所述第二组电阻器包括另外三个所述单位电阻器。7.如权利要求1所述的带隙电压基准电路，其特征在于，所述多个电阻器中的每一个 电阻器包括单位电阻器，所述单位电阻器的大小与所述多个电阻器中的其他电阻器的大小 基本相同。8.如权利要求1所述的带隙电压基准电路，其特征在于，每个所述电阻器连接于所述 第一个电路支路内的时间量和连接于所述第二个电路支路内的时间量几乎相同。9.如权利要求1所述的带隙电压基准电路，
16、其特征在于至少一些所述电阻器至少在一些时候不连接于共同用于产生所述带隙电压输出(VGO) 的所述多个电路支路中的任何支路内，即使在其他时候，所述至少一些电阻器连接于共同用于产生所述带隙电压输出(VGO) 的所述多个电路支路中的一个或多个支路内。10.如权利要求1所述的带隙电压基准电路，其特征在于，还包括 用于控制所述开关的控制器。11.一种用于带隙电压基准电路的方法，该带隙电压基准电路产生带隙电压输出 (VGO)，其中所述带隙电压基准电路包括多个电路支路，所述多个电路支路共同用于产生所述带隙电压输出(VGO)，以及 多个电阻器， 所述方法包括(a)有选择地随时间改变所述电阻器的哪些连接于第一个所述电路支路内；以及(b)有选择地随时间改变所述电阻器的哪些连接于第二个所述电路支路内。12.如权利要求11所述的方法，其特征在于，执行步骤(a)和(b)以使在任意给定时间，连接于所述第一个电路支路内的所述电阻器提供第一电阻，以及连 接于所述第二个电路支路内的
