缓冲器控制电路和包括所述缓冲器控制电路的集成电路的制作方法专利名称：缓冲器控制电路和包括所述缓冲器控制电路的集成电路的制作方法技术领域：本发明的示例性实施例涉及一种缓冲器控制电路，且更具体而言涉及一种用于控制缓冲器以准确地识别输入信号的逻辑电平的技术背景技术：随着各种集成电路的数据传输速度迅速地增加，高速且高质量的缓冲器是有用 的特别地，正在开发能够正确地接收因符号间干扰或串扰而失真的信号的缓冲器图I是现有的缓冲器电路的配置图参见图1，缓冲器电路包括电流供应单元110、放大器型缓冲器120以及反相器型缓冲器130电流供应单元110供应由放大器型缓冲器120使用的电流可利用本技术领域熟知的电流源来配置电流供应单元110放大器型缓冲器120被配置成差动放大器放大器型缓冲器120比较输入信号VIN与参考电位VREF且根据比较结果驱动输出端子VI如果输入信号VIN的电平高于参考电位VREF，则将输出端子Vl驱动至高电平，而如果输入信号VIN的电平低于参考电位VREF，则将输出端子Vl驱动至低电平反相器型缓冲器130接收并输出来自放大器型缓冲器120的输出端子Vl的信号反相器型缓冲器130是由诸如反相器、与非门、或非门等逻辑门构成的缓冲器，反相器型缓冲器130位于缓冲器电路中放大器型缓冲器120的后端。
图中示出反相器型缓冲器130包括两个反相器图2和图3是示出输出端子Vl和输出端子V2在理想情况下和非理想情况下的电压电平的图参见图2，输出端子Vl的信号与输出端子V2的信号的交点与参考电位VREF相同在此情况下，当输入信号VIN与参考电位VREF相同时，由于输出端子Vl的信号和输出端子V2的信号处于参考电位VREF，因此可准确地识别输入信号VIN的逻辑值参见图3，输出端子Vl的信号与输出端子V2的信号的交点不为参考电位VREF这是因为反相器的逻辑阈值不同于参考电位VREF这一事实而产生的此现象的明显程度会根据包括缓冲器电路的集成芯片的PVT变化而变化在图3所示的输出端子Vl的信号与输出端子V2的信号的交点不为参考电位VREF的情况下，当输入信号VIN具有高电平时，可能将输入信号VIN错误地识别为芯片内的低电平，而当输入信号VIN具有低电平时，可能将输入信号VIN错误地识别为高电平特别地，在输入信号VIN是诸如时钟的周期波的情况下，周期波的占空比(duty)可能失真发明内容本发明的一个实施例允许缓冲器电路准确地检测输入信号的逻辑电平根据本发明的一个实施例，一种缓冲器控制电路可以包括电流供应单元，所述电流供应单元被配置成供应电流且响应于码而调整所述电流；第一缓冲器，所述第一缓冲器被配置成接收所述电流并且输出通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较所获得的值；第二缓冲器，所述第二缓冲器被配置成缓冲第一缓冲器的输出；以及码发生单元，所述码发生单元被配置成响应于第二缓冲器的输出而产生所述码。
根据本发明的另一个实施例，一种缓冲器控制电路可以包括第一缓冲器，所述第一缓冲器被配置成输出通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较所获得的值；电流吸收单元，所述电流吸收单元被配置成吸收电流且响应于码而调整所述电流；第二缓冲器，所述第二缓冲器被配置成缓冲第一缓冲器的输出；以及码发生单元，所述码发生单元被配置成响应于第二缓冲器的输出而产生所述码根据本发明的另一个实施例，一种缓冲器控制电路可以包括电流供应单元，所述电流供应单元被配置成供应供电电流且响应于第一码而调整所述供电电流；第一放大缓冲器，所述第一放大缓冲器被配置成接收供电电流且通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；第二放大缓冲器，所述第二放大缓冲器被配置成通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；电流吸收单元，所述电流吸收单元被配置成吸收吸收电流且响应于第二码而调整吸收电流；附加缓冲器，所述附加缓冲器被配置成缓冲从输出节点输出的信号；以及码发生单元，所述码发生单元被配置成响应于附加缓冲器的输出而产生所述第一码和所述第二码。
根据本发明的另一个实施例，一种集成电路可以包括复制电流供应单元，所述复制电流供应单元被配置成供应电流且响应于码而调整电流；复制放大缓冲器，所述复制放大缓冲器被配置成接收从复制电流供应单元供应的电流且输出通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较所获得的值；附加缓冲器，所述附加缓冲器被配置成缓冲复制放大缓冲器的输出；码发生单元，所述码发生单元被配置成响应于附加缓冲器的输出而产生所述码；至少一个输入焊盘；至少一个电流供应单元，所述至少一个电流供应单元被配置成响应于所述码而供应电流；以及至少一个放大缓冲器，所述至少一个放大缓冲器被配置成接收从电流供应单元供应的电流并将输入至所述至少一个输入焊盘的信号与参考电位进行比较根据本发明的又一个实施例，一种集成电路可以包括复制放大缓冲器，所述复制放大缓冲器被配置成将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较；复制电流吸收单元，所述复制电流吸收单元被配置成吸收电流且响应于码而调整所述电流；附加缓冲器，所述附加缓冲器被配置成缓冲复制放大缓冲器的输出；码发生单元，所述码发生单元被配置成响应于附加缓冲器的输出而产生所述码；至少一个输入焊盘；至少一个电流供应单元，所述码发生单元被配置成响应于所述码而供应电流；以及至少一个放大缓冲器，所述至少一个放大缓冲器被配置成接收从电流供应单元供应的电流并将输入至所述至少一个输入焊盘的信号与参考电位进行比较。
根据本发明的又一个实施例，一种集成电路可以包括复制电流供应单元，所述复制电流供应单元被配置成供应供电电流且响应于第一码而调整所述供电电流；第一复制放大缓冲器，所述第一复制放大缓冲器被配置成接收从复制电流供应单元供应的供电电流且通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；第二复制放大缓冲器，所述第二复制放大缓冲器被配置成通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；复制电流吸收单元，所述复制电流吸收单元被配置成吸收吸收电流且响应于第二码而调整吸收电流；复制附加缓冲器，所述复制附加缓冲器被配置成缓冲从输出节点输出的信号；码发生单元，所述码发生单元被配置成响应于复制附加缓冲器的输出而产生所述第一码和所述第二码；至少一个输入焊盘；至少一个电流供应单元，所述至少一个电流供应单元被配置成响应于所述第一码供应电流；至少一个第一放大缓冲器，所述至少一个第一放大缓冲器被配置成接收从所述至少一个电流供应单元供应的电流且通过将输入至所述至少一个输入焊盘的信号与参考电位进行比较而驱动输出节点；至少一个第二 放大缓冲器，所述至少一个第二放大缓冲器被配置成通过将输入至所述至少一个输入焊盘的信号与参考电位进行比较而驱动所述输出节点；以及至少一个电流吸收单元，所述至少一个电流吸收单元被配置成响应于所述第二码而从所述至少一个第二放大缓冲器吸收电流。
图I是现有的缓冲器电路的配置图图2和图3是示出输出端子在理想情况下和非理想情况下的电压电平的图图4是根据本发明的一个实施例的缓冲器控制电路的配置图图5是图4中所示的电流供应单元的一个示例性实施例的配置图图6是图4中所示的码发生单元的一个示例性实施例的配置图图7是示出图6中所示的码发生单元的操作的流程图图8是包括图4中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图图9是根据本发明的另一个实施例的缓冲器控制电路的配置图图10是图9中所示的电流吸收单元的一个示例性实施例的配置图图11是图9中所示的码发生单元的一个示例性实施例的配置图图12是示出图11中所示的码发生单元的操作的流程图图13是包括图9中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图图14是根据本发明的一个实施例的缓冲器控制电路的配置图图15是图14中所示的码发生单元的一个示例性实施例的配置图图16是示出图15中所示的码发生单元的操作的流程图图17是包括图14中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图具体实施例方式下文将参照附图更加详细地描述本发明的示例性实施例然而，本发明可以用不同的方式来实现且不应被解释为限于本文中所述的实施例。
确切地说，提供这些实施例以使得本说明书将清楚且完整，且将向本领域技术人员充分传达本发明的范围在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相似的部分图4是根据本发明的一个实施例的缓冲器控制电路的配置图参见图4，缓冲器控制电路包括电流供应单元410、放大器型缓冲器420、反相器型缓冲器430以及码发生单元440电流供应单元410被配置成将根据码C0DE〈0: N〉而决定的电流量供应给放大器型缓冲器420在此，电流供应单元410响应于码C0DE〈0:N>的值来调整供应给放大器型缓冲器的电流放大器型缓冲器420被配置成通过使用从电流供应单元410供应的电流而操作，且将通过将在一个输入端处接收的参考电位VREF与在另一输入端处接收的参考电位VREF进行比较所获得的值输出至输出端子VI在图4中，根据一个实例，示出放大器型缓冲器420为P型差动放大器，所述P型差动放大器使用一对PMOS晶体管421和422来接收输入信号(即，参考电位VREF)参考电位VREF被用作用于区分逻辑高电平和逻辑低电平的基准一般而言，1/2 *电源电压VDD被用作参考电位VREF反相器型缓冲器430被配置成接收并输出从放大器型缓冲器420的输出端子Vl输出的信号。
反相器型缓冲器430是由诸如反相器、与非门、或非门等逻辑门构成的缓冲器，所述反相器型缓冲器430位于缓冲器电路中的放大器型缓冲器420的后端在图中示出反相器型缓冲器430包括两个反相器码发生单元440被配置成响应于从反相器型缓冲器430的输出端子V3输出的信号而产生码C0DE〈0:N>当从反相器型缓冲器430的输出端子V3输出的信号被识别为逻辑高电平时，码发生单元440对码C0DE〈0:N>进行控制以减小由电流供应单元410供应的电流量，而当从反相器型缓冲器430的输出端子V3输出的信号被识别为逻辑低电平时，码发生单元440对C0DE〈0:N>进行控制以增加由电流供应单元410供应的电流量在此，由于将相同电压(例示为参考电位VREF)施加至放大器型缓冲器420的差动输入端子，因此如果从反相器型缓冲器430的输出端子V3输出的信号被识别为逻辑高电平，则确定集成电路将信号的逻辑电平识别为高于基准，且因此，供应至放大器型缓冲器420的电流量减少且从放大器型缓冲器40的输出端子Vl输出的信号的电压电平降低此外，如果从反相器型缓冲器430的输出端子V3输出的信号被识别为逻辑低电平，则确定集成电路将信号的逻辑电平识别为低于基准，且供应至放大器型缓冲器420的电流量增加且从放大器型缓冲器420的输出端子Vl输出的信号的电压电平提高。
由缓冲器控制电路产生的码C0DE〈0:N>被传送至设置在包括所述缓冲器控制电路的集成电路中的多个缓冲器电路(未示出)，使得所述多个缓冲器电路可通过使用码C0DE〈0: N〉准确地识别输入信号的逻辑值也就是说，在本发明的本实施例中，在将相同参考电位VREF施加至放大器型缓冲器420的差动输入端子的情况下，根据反相器型缓冲器430的输出来控制供应给放大器型缓冲器420的电流量，由此包括缓冲器控制电路的集成电路可准确地识别输入信号的逻辑值图5为图4中所示的电流供应单元410的一个示例性实施例的配置图参见图5，电流供应单元410包括接收偏置电压VPBIAS的PMOS晶体管511至514以及由码C0DE〈0:N>来接。