电压基准源的制作方法

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1、电压基准源的制作方法电压基准源的制作方法本实用新型公开了一种带隙基准电路。带隙基准电路包括启动电路和带隙电路：所述启动电路是对所述带隙电路提供启动电流；所述带隙电路产生高电源抑制比和高稳定度的基准电压。利用本实用新型提供的带隙基准电路能产生高电源抑制比和高稳定度的基准电压。【专利说明】电压基准源【技术领域】 0001本实用新型涉及集成电路技术，尤其涉及到带隙基准电路。【背景技术】 0002在集成电路中，电源抑制比和稳定性对于带隙基准电路很重要。【发明内容】 0003本实用新型旨在解决现有技术的不足，提供一种高电源抑制比和高稳定度的带隙基准电路。 0004电压基准源，包括启动电路和带隙电路: 0

2、005所述启动电路是对所述带隙电路提供启动电流； 0006所述带隙电路产生高电源抑制比和高稳定度的基准电压。 0007所述启动电路包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第三PMOS管、第二NMOS管和第一电容: 0008所述第一 PMOS管的栅极接所述第二 PMOS管的漏极和所述第一 NMOS管的漏极和所述第一电容的一端和所述带隙电路，漏极接所述第二 PMOS管的源极，源极接电源VCC ; 0009所述第二 PMOS管的栅极接所述第三PMOS管的栅极和漏极和所述第二 NMOS管的漏极和所述带隙电路，漏极接所述第一 PMOS管的栅极和所述带隙电路和所述第一电容的一端和所述第一

3、 NMOS管的漏极，源极接所述第一 PMOS管的漏极； 0010所述第一 NMOS管的栅极接所述第二 NMOS管的栅极和所述第一电容的一端和所述带隙电路，漏极接所述第一电容的一端和所述第一 PMOS管的栅极和所述第二 PMOS管的漏极和所述带隙电路，源极接地； 0011所述第三PMOS管的栅极接漏极和所述第二 PMOS管的栅极和所述带隙电路，源极接电源VCC ； 0012所述第二 NMOS管的栅极接所述第一电容的一端和所述带隙电路和所述第二 NMOS管的栅极，漏极接所述第二 PMOS管的栅极和所述第三PMOS管的栅极和漏极和所述带隙电路，源极接地； 0013所述第一电容的一端接所述第一 PMO

4、S管的栅极和所述第二 PMOS管的漏极和所述带隙电路和所述第一 NMOS管的漏极，另一端接所述第一 NMOS管的栅极和所述第二 NMOS管的栅极和所述带隙电路。 0014所述带隙电路包括第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第七PMOS管、第四NMOS管、第八PMOS管、第九PMOS管、第一电阻、第一 PNP管、第二电阻、第三电阻和第二 PNP管: 0015所述第四PMOS管的栅极所述第一 PMOS管的栅极和所述第二 PMOS管的漏极和所述第一 NMOS管的漏极和第一电容的一端和所述第八PMOS管的栅极，漏极所述第五PMOS管的源极，源极接电源VCC ； 0016所述

5、第五PMOS管的栅极接所述第二 PMOS管的栅极和所述第三PMOS管的栅极和漏极和所述第二 NMOS管的漏极和所述第九PMOS管的栅极，漏极接所述第六PMOS管的源极和所述第七PMOS管的源极，源极接所述第四PMOS管的漏极； 0017所述第六PMOS管的栅极所述第二电阻的一端和所述第三电阻的一端，漏极接所述第一电容的一端和所述第一 NMOS管的栅极和所述第二 NMOS管的栅极和所述第三NMOS管的漏极，源极接所述第五PMOS管的漏极和所述第七PMOS管的源极，所述第一电容对整个电路起到调节整个带隙基准的极点，使得产生的基准电压更加稳定； 0018所述第三NMOS管的栅极第四NMOS管的栅极和

6、漏极和所述第七PMOS管的漏极，漏极接所述第一电容的一端和所述第一 NMOS管的栅极和所述第二 NMOS管的栅极和所述第六PMOS管的漏极，源极接地； 0019所述第七PMOS管的栅极接所述第一电阻的一端和所述第一 PNP管的发射极，漏极接所述第三NMOS管的栅极和所述第四NMOS管的栅极和漏极，源极接所述第五PMOS管的漏极和所述第六PMOS管的源极； 0020所述第四NMOS管的栅极接漏极和所述第三NMOS管的栅极和所述第七PMOS管的漏极，源极接地； 0021所述第八PMOS管的栅极接所述第一 PMOS管的栅极和所述第二 PMOS管的漏极和所述第一 NMOS管的漏极和所述第一电容的一端和

7、所述第四PMOS管的栅极，漏极所述第九PMOS管的源极，源极接电源VCC，所述第四PMOS管和第八PMOS管分别起到电源上的干扰源对所述第五PMOS管和第九PMOS管的干扰，进而起到对整个带隙电路部分的电源抑制； 0022所述第九PMOS管的栅极接所述第二 PMOS管的栅极和所述第三PMOS管的栅极和漏极和所述第二 NMOS管的漏极和所述第五PMOS管的栅极，漏极接所述第一电阻的一端和所述第二电阻的一端和带隙基准电路的输出，源极接所述第八PMOS管的漏极； 0023所述第一电阻的一端接所述第二电阻的一端和所述第九PMOS管的漏极和带隙基准电路的输出，另一端接所述第七PMOS管的栅极和所述第一

8、PNP管的发射极； 0024所述第一 PNP管的基极接地，集电极接地，发射极接所述第一电阻的一端和所述第七PMOS管的栅极； 0025所述第二电阻的一端接所述第九PMOS管的漏极和所述第一电阻的一端和带隙基准电路的输出，另一端接所述第三电阻的一端和所述第六PMOS管的栅极； 0026所述第三电阻的一端接所述第六PMOS管的栅极和所述第二电阻的一端，另一端接所述第二 PNP管的发射极； 0027所述第二 PNP管的基极接地，集电极接地，发射极接所述第三电阻的一端。 0028利用本实用新型提供的带隙基准电路能产生高电源抑制比和高稳定度的基准电压。【专利附图】【附图说明】 0029图1为本实用新型的

9、电压基准源的电路图。【具体实施方式】 0030以下结合附图对本实用新型内容进一步说明。 0031电压基准源，如图1所示，包括启动电路100和带隙电路200: 0032所述启动电路100是对所述带隙电路200提供启动电流； 0033所述带隙电路200产生高电源抑制比和高稳定度的基准电压。 0034所述启动电路包括第一 PMOS管101、第二 PMOS管102、第一 NMOS管103、第三PMOS管104、第二 NMOS管105和第一电容106: 0035所述第一 PMOS管101的栅极接所述第二 PMOS管102的漏极和所述第一 NMOS管103的漏极和所述第一电容106的一端和所述带隙电路20

10、0，漏极接所述第二 PMOS管102的源极，源极接电源VCC ； 0036所述第二 PMOS管102的栅极接所述第三PMOS管104的栅极和漏极和所述第二NMOS管105的漏极和所述带隙电路200，漏极接所述第一 PMOS管101的栅极和所述带隙电路200和所述第一电容106的一端和所述第一 NMOS管103的漏极，源极接所述第一 PMOS管101的漏极； 0037所述第一 NMOS管103的栅极接所述第二 NMOS管105的栅极和所述第一电容106的一端和所述带隙电路200，漏极接所述第一电容106的一端和所述第一 PMOS管101的栅极和所述第二 PMOS管102的漏极和所述带隙电路200

11、，源极接地； 0038所述第三PMOS管104的栅极接漏极和所述第二 PMOS管102的栅极和所述带隙电路200，源极接电源VCC; 0039所述第二 NMOS管105的栅极接所述第一电容106的一端和所述带隙电路200和所述第二 NMOS管105的栅极，漏极接所述第二 PMOS管102的栅极和所述第三PMOS管104的栅极和漏极和所述带隙电路200，源极接地； 0040所述第一电容106的一端接所述第一 PMOS管101的栅极和所述第二 PMOS管102的漏极和所述带隙电路200和所述第一 NMOS管103的漏极，另一端接所述第一 NMOS管103的栅极和所述第二 NMOS管105的栅极和所

12、述带隙电路200。 0041 所述带隙电路包括第四PMOS管201、第五PMOS管202、第六PMOS管203、第三NMOS管204、第七PMOS管205、第四NMOS管206、第八PMOS管207、第九PMOS管208、第一电阻209、第一 PNP管210、第二电阻211、第三电阻212和第二 PNP管213: 0042所述第四PMOS管201的栅极所述第一 PMOS管101的栅极和所述第二 PMOS管102的漏极和所述第一 NMOS管103的漏极和第一电容106的一端和所述第八PMOS管207的栅极，漏极所述第五PMOS管202的源极，源极接电源VCC ； 0043所述第五PMOS管202

13、的栅极接所述第二 PMOS管102的栅极和所述第三PMOS管104的栅极和漏极和所述第二 NMOS管105的漏极和所述第九PMOS管208的栅极，漏极接所述第六PMOS管203的源极和所述第七PMOS管205的源极，源极接所述第四PMOS管201的漏极； 0044所述第六PMOS管203的栅极所述第二电阻211的一端和所述第三电阻212的一端，漏极接所述第一电容106的一端和所述第一 NMOS管103的栅极和所述第二 NMOS管105的栅极和所述第三NMOS管204的漏极，源极接所述第五PMOS管202的漏极和所述第七PMOS管205的源极，所述第一电容106对整个电路起到调节整个带隙基准的极

14、点，使得产生的基准电压更加稳定； 0045所述第三NMOS管204的栅极第四NMOS管206的栅极和漏极和所述第七PMOS管205的漏极，漏极接所述第一电容106的一端和所述第一 NMOS管103的栅极和所述第二NMOS管105的栅极和所述第六PMOS管203的漏极，源极接地； 0046所述第七PMOS管205的栅极接所述第一电阻209的一端和所述第一 PNP管210的发射极，漏极接所述第三NMOS管204的栅极和所述第四NMOS管206的栅极和漏极，源极接所述第五PMOS管202的漏极和所述第六PMOS管203的源极； 0047所述第四NMOS管206的栅极接漏极和所述第三NMOS管204的

15、栅极和所述第七PMOS管205的漏极，源极接地； 0048所述第八PMOS管207的栅极接所述第一 PMOS管101的栅极和所述第二 PMOS管102的漏极和所述第一 NMOS管103的漏极和所述第一电容106的一端和所述第四PMOS管201的栅极，漏极所述第九PMOS管208的源极，源极接电源VCC，所述第四PMOS管201和第八PMOS管207分别起到电源上的干扰源对所述第五PMOS管202和第九PMOS管208的干扰，进而起到对整个带隙电路200部分的电源抑制； 0049所述第九PMOS管208的栅极接所述第二 PMOS管102的栅极和所述第三PMOS管104的栅极和漏极和所述第二 NMOS管105的漏极和所述第五PMOS管202的栅极，漏极接所述第一电阻209的一端和所述第二电阻211的一端和带隙基准电路的输出，源极接所述第八PMOS管207的漏极； 0050所述第一电阻209的一端接所述第二电阻211的一端和所述第九PMOS管208的漏极和带隙基准电路的输出，另一端接所述第七PMOS管205的栅极和所述第一 PNP管210的发射极； 0051所述第一 PNP管210的基极接地，集电极接地，发射极接所述第一电阻209的一端和所述