《电压控制延迟元件的各种时脉周期控制的介面电路及方法》由会员分享，可在线阅读，更多相关《电压控制延迟元件的各种时脉周期控制的介面电路及方法（4页珍藏版）》请在金锄头文库上搜索。
1、电压控制延迟元件的各种时脉周期控制的介面电路及方法专利名称：电压控制延迟元件的各种时脉周期控制的介面电路及方法技术领域：本发明是有关于一种半导体记忆体的集成电路，尤其是有关于一种介于一时脉输入信号和一延迟锁环中的一延迟组件之间的介面电路。背景技术：到目前为止，主要的设计功夫均导向涉及时脉输入信号和电压控制延迟锁环(DLL)电路上的电路设计技巧。与此项技述相关的人士已提出许多的解决方案。美国专利6,137,327号(Schnell)描述一延迟锁环电路，此电路包含一用来接收一系统时脉信号的接收器，其输出是由系统时脉信号导出的第一时脉信号。此接收器包含一延迟锁环，用来接收与延迟锁环同步的第一时脉信号
2、。且此接收器又包含一用来接收第一时脉信号的相位检测器和一不在芯片上的驱动电路。此接收器的资料输出端是根据导自第一时脉信号的第二时脉信号，其中有一回授回路将不在芯片上的驱动电路的信号与相位检测器相耦合。此回路包含两个用于模型化目的的两个电路，其一为芯片上的延迟电路，另一为已封装的延迟电路。该系统时脉信号利用回授回路将不在芯片上的驱动电路的输出与其同步化。美国专利6,150,856号(Morzano)揭露延迟锁环、信号闭锁的方法，以及安装、启用延迟锁环的方法。该专利讨论一延迟锁环，其包含一具有两个输入端、一时脉信号、和一可与延迟线输出端相耦合的一输入端的延迟线，以及一由延迟锁环所设定的一输出时脉信
3、号。此外还包含一相位检测器，其输出端是与延迟线的输入端相耦合。延迟组件是被配置来为相位检测器提供一额外的延迟(additionaldelay)。美国专利6,229,368号(Lee)显示一集成电路，用来产生和内部时脉信号无相位差的当地时脉信号(local clock signal)。该专利也显示一内部时脉产生电路，能产生一对于制程、温度、和噪声有较低敏感度的信号。该用于当地时脉信号的产生电路(generating circuit)包含数个相位混合器。该内部时脉产生电路包含一回授电路和一延迟锁环电路。回授电路产生一回授时脉信号，而延迟锁环电路则接收此信号和一外部时脉信号，并且产生一内部的时脉。在
4、此技术领域中仍有需要进一步藉由提供在不同的时脉频率下操作的方法来改善半导体记忆体元件的性能，尤其是一集成电路可藉由此方法从一陡升的时脉输入以产生一内部时脉信号，以用来当做一延迟锁环当中一延迟组件的低频操作的输入。发明内容因此，本发明的目的之一在提供一能在一陡升时脉输入信号和一延迟锁环中的一缓降电压控制延迟元件之间的宽频介面电路，而在斜率改变时还能保持相同的振幅。本发明的另一目的在提供一种方法，不论在延迟阶段的斜率较陡时是为较高的频率，抑或在延迟阶段的斜率较缓时是为较低的频率，用来产生内部时脉信号去追踪每一延迟阶段的斜率以产生内部时脉信号去追踪每个延迟阶段的斜率。为了达到这些和其它目的，本发明提
5、供一集成电路，其包含一用于PMOSVBP及用于NMOS VBN的偏压部分；一用于时脉信号IP和IN的类比时脉输入部分；连接不同时脉频率输入(N31，N32和P31，P32)的电路元件；和一用来产生时脉信号ON及OP的输出部分。此外，本发明也可用来改变在一延迟锁环中的输入信号的斜率，其中延迟锁环使用多个延迟阶段，而且每一阶段的延迟皆为可变。至于本发明的详细构造、应用原理、作用与功效，则参照下列依附图所作的说明即可得到完全的了解图1为本发明的一时脉缓冲介面的一部分的方块图；图2为已有技术和本发明两者所提出的一延迟组件的电路图；图3为显示图1和图2的电路操作的时序图；图4为一延迟锁环电路的一高位准示
6、意；。图5和图6为本发明电压控制延迟线VCDL的电气示意图。具体实施例方式以下为本发明参照所附图示而提供的一实施例，图示中相同的参考号码和符号代表相同的组件。图1显示为本发明一时脉缓冲介面电路的一部分。在10处这个电压控制延迟线VCDL包含一有第一、第二、第三、和第四输入端(11、12、13和14)，及第一和第二输出端(15和16)的电路。第一及第二输入端(11和12)分别接收PMOS及NMOS的偏压VBP和VBN。第三和第四输入端(13和14)分别接收模拟时脉信号IP(CLK_EXT)及IN(CLKB_EXT)。第一和第二输出端(15和16)产生含修正斜率的时脉信号，OP(DP0)和ON(D
7、N0)，不论在延迟阶段的斜率较陡时是为较高的频率，抑或在延迟阶段的斜率较缓时是为较低的频率，去追踪延迟组件信号的斜率。在20处的延迟组件(DELAY_CELL)包含几个电路。本发明的DELAY_CELL1具有第一和第二输入端(21和22)，可加以操作来与11和12耦合。且本发明的第三和第四输入端(25和26)是配置来接收输出信号OP(DP0)和ON(DN0)。而DELAY_CELL1的第一和第二输出端会产生时脉信号ODP(DP1)和ODN(DN1)。又，本发明的DELAY_CELL2具有第一和第二输入端，可加以操作来与11和12耦合。且第三和第四输入端是配置来接收输出信号DP1和DN1。DEL
8、AY_CELL2可产生第一和第二输出信号DP2和DN2。另本发明的DELAY_CELLN具有第一和第二输入端，可加以操作来与11和12耦合。且第三和第四输入端是配置来接收输出信号DPN-1和DNN-1。而DELAY_CELLN可产生第一和第二输出信号DPN(VOUT1)和DNN(VOUT1B)。如图2所示，DELAY_CELL1包含连接至PMOS偏压VBP的输入端21；连接至NMOS偏压VBN的输入端22；连接至来自本发明的时脉信号IDP(DP0)的输入端25；连接至来自本发明的时脉信号IDN(DN0)的输入端26；产生时脉信号ODP(DP1)的第一输出端；以及产生时脉信号ODN(DN1)的第
9、二输出端。需注意的是，VBP是作用在PMOS电晶体PA和PB的闸极上，而VBN是作用在NMOS电晶体NC的闸极上。且IDP是作用在NMOS电晶体NA的闸极上，而IDN是作用在NMOS电晶体NB的闸极上。同样需要注意的是，ODP为用于PB的闸极和汲极以及NB的汲极的共享节点，且ODN为用于PA的闸极和汲极以及NA的汲极的共用节点。本发明适用于一包含一个或多个该延迟组件的延迟锁环。图3为一时序上的操作图，显示用于PMOS组件上本发明中所建议的外部时脉信号CLK_EXT、时脉输出信号DP0和延迟组件电路组的时脉输出信号VOUT1，以及用于NMOS组件上的时脉信号CLKB_EXT、DN0、和VOUT1
10、B。需要注意的是，本发明所建议的时脉信号输出需要藉延迟组件电路组来与外部的时脉信号对准。图4中所说明的延迟锁环包含一相位检测器30、一充电泵40、一参考产生器50、本发明提出的电压控制延迟线VCDL 10、以及延迟组件电路组20。相位检测器30将外部时脉信号CLK_EXT和CLKB_EXT的相位和延迟组件电路组VOUT1和VOUT1B的相位做一比较，并检测出在两信号间的相位差。延迟组件电路组因应相位检测器30的输出来控制延迟时间。而充电泵电路40和参考产生器50则运作以产生PMOS偏压VBP及NMOS偏压VBN。本发明提出的VCDL则保持时脉信号VCC的振幅以免于失真，并允许其转曲斜率以利于传
11、播。延迟组件电路能修正时脉信号VCC的振幅，并将其与外部时脉信号对准。图5和图6为本发明电压控制延迟线VCDL的电气示意图。VCDL包含一用于PMOS VBP和NMOS VBN的偏压部分；一用于时脉信号IP和IN的模拟时脉输入部分；数个连接不同时脉频率输入端(N31，N32和P31，P32)的电路组件；以及一用来产生时脉信号ON及OP的输出部分。偏压VBP是作用于PMOS电晶体P31和P32的闸极节点上，而偏压VBN是作用于NMOS电晶体N31和N32的闸极节点上。此外，外部模拟时脉信号IP是作用于N11，N21，P21，P11的闸极，而IN则是分别作用于N12，N22，P22，P12的闸极上
12、。继续参考图5和图6，VCDL的操作如下外部时脉信号IP和IN分别控制组件P21，N21和P22，N22。在较高的频率时，VBP和VBN导致组件P31，P32和N31，N32强烈地启动。流过这些组件的电流量很高，且形成输出端ON和OP有很快的放电率(斜率)。在较低的频率时，组件P31，P32和N31，N32软弱地启动，且形成输出端ON和OP有很慢的放电率。N11，N12和P11，P12的大小相对地很小，因此可帮助输出端ON和OP来追踪在这些频率中的延迟组件斜率(delay cell slope)。但是以上所述，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围。即凡本发明申请专利范围所
13、作的均等变化与修饰，皆为本发明专利范围所含盖。标号说明10 电压控制延迟线VCDL11 VCDL的第一输入端12 VCDL的第二输入端 13 VCDL的第三输入端14 VCDL的第四输入端 15 VCDL的第一输出端16 VCDL的第二输出端20 延迟组件(DELAY_CELL)电路组21 延迟组件(DELAY_CELL)电路组的第一输入端22 延迟组件(DELAY_CELL)电路组的第二输入端，25 延迟组件(DELAY_CELL)电路组的第三输入端26 延迟组件(DELAY_CELL)电路组的第四输入端30 相位检测器40 充电泵50 参考产生器权利要求1.一种电压控制延迟线电路包括一用于
14、PMOS VBP的偏压部分；一用于NMOS VBN的偏压部分；一输入部分，用于时脉信号IP和IN的模拟时脉；数个电路组件，用来与不同时脉的频率输入端(N31，N32和P31，P32)相连接；以及一输出部分，用来产生时脉信号ON及OP。2.如权利要求1所述的电压控制延迟线电路，其特征在于所述的用于PMOSVBP的偏压部分具有一输入端，其是耦合至从延迟锁环的参考产生器而来的第一信号输出端。3.如权利要求1所述的电压控制延迟线电路，其特征在于所述的用于PMOSVBN的偏压部分具有一输入端，其是耦合至由延迟锁环的参考产生器而来的第二信号输出端。4.如权利要求1所述的电压控制延迟线电路，其特征在于所述的
15、偏压VBP是耦合至延迟锁环的延迟组件的第一输入端。5.如权利要求1所述的电压控制延迟线电路，其特征在于所述的偏压VBN是耦合至延迟锁环的延迟组件的第二输入端。6.如权利要求1所述的电压控制延迟线电路，其特征在于所述的偏压部分VBP是应用于第一电晶体P31和第二电晶体P32的闸极节点。7.如权利要求1所述的电压控制延迟线电路，其特征在于所述的偏压部分VBN是应用于第三电晶体N31和第四电晶体N32的闸极节点。8.如权利要求1所述的电压控制延迟线电路，其特征在于所述的第一和第二电晶体为PMOS电晶体。9.如权利要求1所述的电压控制延迟线电路，其特征在于所述的第三和第四电晶体是NMOS电晶体。10.
16、如权利要求1所述的电压控制延迟线电路，其特征在于所述的用于IP的该模拟时脉输入部分具有一耦合至外部时脉信号CLK_EXT的输入端。11.如权利要求1所述的电压控制延迟线电路，其特征在于所述的用于IN的该模拟时脉输入部分具有一耦合至外部时脉信号CLK_EXT的输入端。12.如权利要求1所述的电压控制延迟线电路，其特征在于所述的该模拟时脉输入端CLK_EXT是耦合至延迟锁环中的相位检测器的该第一输入端。13.如权利要求1所述的电压控制延迟线电路，其特征在于所述的该模拟时脉输入端CLK_EXT是耦合至延迟锁环中的相位检测器的该第二输入端。14.如权利要求1所述的电压控制延迟线电路，其特征在于所述的模拟时脉输入部分IP是分别应用于第五、第六、第七、和第八电晶体N11、N21、P21、和P11的闸极节点。15.如权利要求1所述的电压控制延迟线电路，其特征在于所述的该用于模拟时脉输入
