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1、本文格式为Word版，下载可任意编辑基于FPGA的设计题目 1. 花招彩灯操纵器的设计 设计要求: 假设输入脉冲为3MHz，操纵16只LED发光二极管每隔1s或2s显示一种花招。要求显示的花招如下:闪烁2次 从LED（0）移位点亮到LED（15）一次 全部点亮一次 从LED（15）开头逐个熄灭至LED（0）1次 闪 烁 2 次。假设按下清零键时，16只LED均熄灭一次，然后再重新按规律显示。假设没有按下快/慢选择操纵键时，16只LED发光二极管是以每隔1s举行花招显示，否那么按下快/慢键选择操纵键时，16只LED发光二极管是以每隔2s举行花招显示。 2. 利用FPGA实现一个简朴的DDS正弦波
2、发生器 （DDS：数字显示示波器） 可分解为三个片面来设计：时钟产生模块；地址产生模块；ROM查找表模块。 实现思路： 首先，由外部晶振引入40MHz的时钟到FPGA内部，进入时钟产生模块，对时钟举行处理并3倍频程后，得到一个稳定精确的120MHz的系统时钟； 然后，地址产生模块在系统时钟的鼓舞下，将频率操纵字与累加寄放器输出的数据举行累加，然后把累加的结果作为地址输出给ROM查找表地址； 结果，ROM查找表模块在每个系统时钟的上升沿，按照地址来读取ROM查找表中的相应的波形采样点数据并输出，该数就是最终的DDS信号。 3. 多功能信号发生器的设计 设计要求： 设计一个多功能信号发生器，能够以
3、稳定的频率产生锯齿波、增减锯齿波、三角波、阶梯波、正弦波和方波等六种信号。系统有3个波形选择开关和一个复位开关，通过波形选择开关可以选择以上各种不同种类的输出波形；按下复位开关时，系统将复位。 设计实现： 由于FPGA只能直接输出数字信号，而多功能信号发生器输出的各种波形 均为模拟信号，因此设计信号发生器时，需将FPGA输出的信号通过D/A转换电路将数字信号转换成模拟信号。多功能信号发生器可由信号产生电路、波形选择电路和D/A转换电路构成。 如下图所示: 时钟信号 波形输出 信号产生电波形选择电路 D/A转换电路 选择信号 4. 数字跑表的设计 设计要求: 设计一个数字跑表，该跑表具有复位、暂
4、停、秒表计时等功能。 该跑表有三个输入端，分别为时钟输入（CLK）、复位（CLR）和启动/暂停（PAUSE） 复位信号高电平有效，可对整个系统异步清0，当启动/暂停（PAUSE）键为低电平日跑表开头计时，为高电平日暂停，变低后在原来的根基上再计数。 为了便于显示，可分秒、秒和分钟信号皆采用BCD码计数方式，并直接输出到6个数码管显示。 5. 8位数字频率计的设计 设计一个8位频率计，可以测量从1Hz到99 999 999Hz的信号频率，并将被测信号的频率在8个数码管上显示出来。 采用一个标准的基准时钟，在单位时间（如1s）里对被测信号的脉冲数举行计数，即为信号的频率。 整个系统分为三个模块：操
5、纵模块，计数测量模块和锁存器模块。 6. 基于FPGA的简朴运算器的设计 设计要求： 该运算器能完成-7到+7的简朴的加、减、与、异或四种运算功能，并且 可以对溢出的结果举行修正。硬件测验板由一个八按键电路和一个32位LCD显示器组成，通过相应的按键输入把运算结果显示在LCD显示器上。 设计原理： 该运算电路由按键输入、操纵、修正、显示和运算五大模块组成，来实现加、减、与、异或四种运算功能，首先按键模块用于输入两个数的运算符，通过操纵模块传送到运算器模块举行运算，再连接到修正模块，通过修正模块对“溢出”的数值举行修正，结果显示模块功能实现把运算过程回响到LCD显示器上。 7. 基于FPGA的脉
6、冲信号型乐曲播放器的设计 设计要求： 利用FPGA设计一个操纵器，让不同频率的脉冲信号有序的输出并驱动扬声器发声，最终完成一首乐曲的演奏。 设计步骤： 预置乐曲，作预置时，需将乐曲音符转换成相应代码，通过计算逐一将音符换成代码，通过相应软件平台举行乐曲定制； 为供给乐曲发音所需的发音频率，编写数控分频器程序，对单一输入高频，举行预置数分频，生成每个音符的相应频率； 为了给分频供给预置数，需计算分频预置数； 对每片面布局单元逐一举行编译，生成相应的元器件符号，并对独立布局单元功能举行仿真。 8. 闹钟系统的设计 设计一个带闹钟功能的24小时计时器，包括以下几个组成片面: 显示屏，由四个七段数码管
7、组成； 数字键0到9，输入时间； TIME（时间）键，用于确定新的时间设置； ALARM（闹钟）键，用于确定新的闹钟时间设置； 扬声器 该设计要求完成如下功能： 计时功能；闹钟功能；设置新的计时器时间；设置新的闹钟时间；显示所设置的闹钟时间； 根据以上的设计要求，整个系统大致包括如下几个组成片面：用于键盘输入的缓冲器；用于时钟计数的计数器；用于保存闹钟时间的寄放器；用于显示七段数码显示电路以及操纵以上各片面协同工作的操纵器。 9. 数字钟的设计 设计要求： 假设外部输入脉冲为1Hz,要求使用该频率设计一个时间可调，并通过LED七段共阴极数码管显示时、分、秒的数字钟。 设计原理: 举行设计数字钟
8、的设计时，首先对1s的时钟举行计数，当计数达成60次时，输出1个分钟（min）脉冲；当1min的时钟计数到达60次时，输出1个小时（h）脉冲；若1h的时钟计数达成23次时，并且1min的计数到59次、1s的计数也达成59次，再来1个1s的脉冲，数字钟就自己复位，重新从零开头计时。 由此，可知数字钟由三个计数模块（二十四进制计数器、十进制计数器和六进制计数器）、7段LED驱动显示模块和顶层模块组成。 10. 四组抢答器的设计 设计要求： 设计一个四组竞争抢答器系统，每组有1个对应的按钮，编号分别为A、B、C、D在主持人的主持下，参赛者通过抢先按下抢答按钮获得答题资格。当某一组按下按钮并获得答题资
9、格后，LED显示出该组编号，并有抢答告成显示同时锁定其他组的抢答器，使其他组抢答无效。 假设主持人在为按下开头按钮前，已有人按下抢答按钮，属于违规，并显示违规组的编号，同时蜂鸣器发音提示，其他组无效。 获得回复资格后，若该组回复的问题正确，那么加1分，否那么减1分。抢答器设有复位开关，由主持人主持。 设计实现： 根据设计要求，可以使用多个不同的单元模块，并通过有机的组合来得到抢答器系统。这些单元模块主要包括抢答判断模块、计分模块和7段LED显示驱动模块。 信号发生器布局图: 时钟信号 波形输出 信号产生电波形选择电路 D/A转换电路 选择信号 11. 数字电压表的设计 设计要求： 使用FPGA
10、操纵ADC0809，设计一个量程为5V的数字电压表。要求采用3位数码管显示电压值，可以显示小数点的后两位。 设计实现； 使用FPGA操纵ADC0809设计一个量程为5V的数字电压表时，首先通过FPGA的相关端口操纵ADC09809将外部输入转换成8位数字表，再将8为数字表返回到FPGA中举行相关处理，结果将处理好的数据通过LED数码管显示相应的电压值即可。由于在此系统中只需要对一路模拟电压举行测量，因此可将ADD C 、 ADD B、 ADD A这3根地址选择线举行接地。 12. 基于FPGA的可逆加减计数器的实现 设计要求： 可预置16位可逆加减计数器。要求计数器有16位计数输出同时有进位和借 位输出，预置输入采用同步方式。 用FPGA开发板上的按键作为加减计数操纵输入，数码管（或LED）作为计数 值输出。 13. 采用RAM实现8位计数器 设计要求： 用一个108的双口RAM完成10个8位计数器，计数器的初值分别为110， 时钟频率为1MHz，计数器技术频率为1Hz. 8
