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1、*1 第四章 逻辑设计技术*2 第一节 MOS管的串、并联特性 晶体管的驱动能力是用其导电因子来表示的，值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？一、两管串联：*3设：Vt相同，工作在线性区。将上式代入（1）得：由等效管得：*5二、两管并联： 同理可证，N个Vt相等的管子并联使用时：*6 第二节 各种逻辑门的实现一、与非门：*7与非门电路的驱动能力 在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。设：标准反相器的导电因子为n=p， 逻辑门：n
2、1=n2=n p1=p2=p*8（1）a，b=1，1时，下拉管的等效导电因子：effn=n/2（2）a，b=0，0时，上拉管的等效导电因子：effp=2p（3）a，b=1，0或0，1时，上拉管的等效导电因子：effp=p综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： effp=p=p effn=n/2=n 即要求p管的沟道宽度比n管大1.25倍以上。*9二、或非门：*10(1)当a，b=0，0 时，上拉管的等效导电因子：effp=p/2(2)当a，b=1，1时，下拉管的等效导电因子：effn=2n(3)当a，b=1，0或0，1时，下拉管的等效导电因子：effn=n综合以上情况，在
3、最坏的工作情况下，即：（1）、（3），应使： effp=p/2=p effn=n=n 即： p=2n 所以 Wp/Wn=2n/p 22.5=5 即要求p管的宽度要比n管宽度大5倍才行。*11三、CMOS与或非门:*12(1)a,b,c,d=0,0,0,0 时：effp=p(2)a,b,c,d=1,1,1,1时： effn=n(3)a,b,c,d有一个为1时：effp=2p/3(4)a,b,c,d=1,1,0,0 或 a,b,c,d=0,0,1,1时： effn=n/2(5)a,b,c,d=0,1,0,1或 1,0,1,0或 0,1,1,0或 1,0,0,1时： effp=p/2综合以上情况，在
4、最坏的工作情况下，即：（4）、（5），应使： effp=p/2=p effn=n/2=n 则： Wp/Wn=n/p2.5*13四、CMOS传输门（1）单管传输门 一个MOS管可以作为一个开关使用，电路中Cl是其负载电容。 当Vg=0时，T截止，相当于开关断开。 当Vg=1时，T导通，相当于开关合上。*14 ViVg-Vt时：输入端处于开启状态，设初始时Vo=0，则Vi刚加上时，输出端也处于开启状态，MOS管导通，沟道电流对负载电容Cl充电，至Vo=Vi。 ViVg-Vt时：输入沟道被夹断，设初使VoVg-Vt，则Vi刚加上时，输出端导通，沟道电流对Cl充电，随着Vo的上升，沟道电流逐渐减小，当
5、Vo=Vg-Vt时，输出端也夹断，MOS管截止，Vo保持Vg-Vt不变。综上所述： VgVg-Vt时，MOS管无损地传输信号 ViVg-Vt时，Vo=Vg-Vt信号传输有损失，为不使Vo有损失需增大Vg。*15（2）CMOS传输门*16 为了解决NMOS管在传输时的信号损失，通常采用CMOS传输门作为开关使用。它是由一个N管和一个P管构成。工作时，NMOS管的衬底接地，PMOS管的衬底接电源，且NMOS管栅压Vgn与PMOS管的栅压Vgp极性相反。 Vgp=1，Vgn=0时：双管截止，相当于开关断开； Vgp=0，vgn=1时：双管有下列三种工作状态：ViVgn+Vtn N管导通， Vi Vg
6、p+|Vtp| P管截止 Vi通过n管对Cl充电至：Vo=ViViVgp+|Vtp| P管导通 Vi通过双管对Cl充电至：Vo=ViVi Vgn+Vtn N管截止，Vi Vgp+|Vtp| P管导通 Vi通过P管对Cl充电至：Vo=Vi 通过上述分析，CMOS传输门是较理想的开关，它可将信号无损地传输到输出端。*17五、异或门与同或门（1）异或门：*18简化的电路： T1，T2组成一个标准反相器，T3，T4组成CMOS传输门，T5，T6是一个特殊的CMOS反相器。*19（1）当B=1时，传输门断开，特殊反相器工作：（2）当B=0时，特殊反相器不工作，传输门把A 送到X：X=AA B X 所以
7、： 1 1 0 0 1 1 1 0 1 0 0 0*20（2）同或门：*21 T6、T7总是导通的： A B X 0 0 1 1 0 0 0 1 0 1 1 1 A,B=0,0时：T1, T2,T3,T4关，T5通，Vdd通过T7充电，X=1； A,B=1,0时：T1,T3关，T2,T5通，T5通，T7，T5，T4形成通路，X=0； A,B=0,1时：T1, T3通，T2,T4关，T5通，T7，T5，T3形成通路，X=0； A,B=1, 1时：T1, T2,T3,T4通，T5关，Vdd通过T7充电，X=1。*22本章余下的内容：第三节 可编程逻辑阵列 PLA（The Programmable
8、Logic Array）第四节 触发器 （FlipFlop） 1静态触发器（Staitic FlipFlop） 2动态触发器（Dy FlipFlop） 3准静态触发器（ FlipFlop）第五节 存储器 （Memory） 1. 只读存储器（ROM）：（EPROM，EEPROM） 2. 随机存储器（RAM）：（动态随机存储器DRAM， 静态随机存储器SRAM）第六节 交通灯以上内容由于在数子逻辑课中已详细讨论过，所以本课不作详细介绍了。*23 Giga-Scale System-On-A-Chip SOCSOC中的中的EDAEDA关键技术关键技术 SOC对EDA技术的挑战 国际合作SOC研究中的
9、EDA课题 目前在SOC方面的研究工作*241.SOC1.SOC对对EDAEDA技术的挑战技术的挑战 Exponential Growth of Chip CapacityExponential Growth of Chip Capacity Enable system-on-a-chip integrationEnable system-on-a-chip integration Many key questions related to SOC designsMany key questions related to SOC designs Challenges and Opportuni
10、ties in Design Challenges and Opportunities in Design TechnologiesTechnologies Challenges and Opportunities in Verification Challenges and Opportunities in Verification TechnologiesTechnologies*25Enable system-on-a-chip integrationEnable system-on-a-chip integration It will be feasible to integrate
11、a complex electronic system onto a single chip, including possibly microprocessors, embedded memories, programmable logic, and various application-specific circuit components designed by multiple teams for multiple projects. A system-on-a-chip may have significant advantages in performance, power co
12、nsumption, volume, weight, and overall cost. *26 Double Exponential Growth of Double Exponential Growth of Design Complexity Design Complexity C1: complexity due to exponential increase of chip capacity - More devices - More power - Heterogeneous integration C2: complexity due to exponential decreas
13、e of feature size - Interconnect delay - Coupling noise - EMI Design Complexity C1 x C2*27Productivity Gap Chip Capacity and Designer ProductivityLogic Transistors/Chip(K)Transistors/Staff-Month11010010001000010000010000001000000010100100010000100000100000010000000100000000201019821990200058%/Yr. Co
14、mplexitygrowth rate 21%/Yr. Productivity growth rate*28Many key questions related to SOC designsMany key questions related to SOC designs How to provide sufficient design abstraction which takes into consideration of the electrical details in nano-meter designs (interconnect delay, noise, etc.)? How
15、 to represent and characterize re-usable blocks (intellectual properties) so that they can be used from one technology generation to another, from one foundry to another, or even from one design environment to another?*29 How to model the interaction of various heterogeneous functional blocks in a S
16、OC for overall system-level simulation and optimization? How to certify known-good designs under both functional specification and performance constraints, etc.*30 2. 2. 国际合作国际合作SOCSOC研究中的研究中的EDAEDA课题课题参加单位：三方六校 美国： UCLA, Prof. Jason Cong UCSB, Prof. K.C. Cheng 中国大陆：清华大学(Tsinghua), 北京大学(PKU), 中国台湾：新竹清华大学(NTHU), Prof. C.L. Liu, Y.L. Lin, C.W. Wu, T.T. Lin 新竹交通大学(NJTU), J.Y. Zhou目标：研究SOC中EDA关键技术方式：分工合作，相互交流，各自申请经费*31技术路线及硬件设计技术路线及硬件设计 Design driven: 围绕一个产品设计,研究其中SOC所需的EDA关键技术、算法和软件。 选择一个嵌入式应用系统(Em
