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1、评阅意见：鲫鱼课：草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草 专此班级：通信120101班学号门9号j学生名：杨海鑫指导教师t 戴正科完成肘问t 2015年6月 26 g板告成績：目录一、设计要求 2二、没计作用与目的3三、所用设备及软件3系统设计方案31. 系统总体设计 32. 工作原理4五、系统硬件设计61.A/D转挽模块62.数据存储模块83.D/A转换模块84.FPGA控制模块 9六、系统软件设计91.主程序流程设计92.子程序设计1()3.FPGA的编程11七、实验调试结果12八、设计中的问题及解决方法14九、设计心得14十、参考文献15十-附录161.程序总体结构原理图161.TL
2、C5510采样控制162.程序清单171. 状态机实现TLC5510采样控制程序172. 行为描述方式实现TLC5510采样控制程序18基于FPGA的多路数据采集系统的设计设计要求数据采集电路是测试系统中的重要组成部分，其主要包括模拟电路部分和数字电路部分两个部分。其中的模拟部分主要是将前端的传感器所提供的电参量信号进 行转换、放人、滤波、调零等处理，使之成为适合AD或者显示记录仪器所需要 的电压信号。数字部分主要是根据不同的需要按照不同的采样策略来对AD转换 器进行控制，实现对模拟信号的采样和量化。同时数字部分的电路还要将所采集 的数据进行处理、存储和向上位机传输，以便进行更进一步的数据分析
3、。设计作用与目的介绍丫一种基于FPGA的多路数据采集系统的设计方案，描述了系统的主要组成 及FPGA的实现方法，并用VHDL语言设计的状态机在Quanus II发软件中进行真。 该系统在通用数据采集系统的基础上，增加数据编码模块，将多路数据组合为一 路进行存储；采用批处理数据方式，减少数据编码次数，加快数据处理速度。所用设备及软件嵌入式处理器、FPGA软件、有Quanus II仿真软件的计算机。系统设计方案木次设计有2个方案可供选择。方案一是采用ATmegalG单片机设计。用ATmegalG单片机控制的多路数据采集 系统的设计方案。单片机将现场采集的多路模拟信号转换为数字量，通过 LCD128
4、64将其在现场显示，通过AT24C64将数据进行存储，现场采集的信号还可 以通过485总线传输至上位机。方案二是釆用嵌入式处理器，并通过FPGA软件进行仿真，将外界干扰信号滤波 之后输入到A/D转换芯片TLC5510中。本次设计采用方案二。原因在于方案一的单片机结构复杂，教科书中并未提及， 而方案二中只需要仿真，所需芯片可以在教科书中找到。系统总体设计系统的总体结构如图4. 1所示。在符合奈奎斯特采样定理的条件下，外界的模拟 信号频率耍小于采样模块采样频率的1/2。如果还有高频分量的话，可以让外界 的模拟信号经过一个低通滤波器滤除高频分量后输入到A/D转换芯片TLC5510 中。经过A/D转换
5、器后不仅吋间离散化了，而iL幅度也离散化，即x(n)。由FPGA中 的采样控制器控制TLC5510的采样，将采集到的信号锁存在FPGA的内部存储器RAM中，然后控制RAM中的数据输出到D/A转换器，D/A转换器每隔一个时钟取 出一次yCi),随之在D/A转换器的保持电路中将数字信号转换为模拟信号，这 麵信号在吋间点上的幅度应等于序列y(n)中相砬数码所代表的数值大小。若最后输出的信号具有不符合条件的高频分量，则还耍通过一个模拟滤波器， 滤除不需要的高频分量，平滑成所需的模拟输出信号y(t)，以完成信号的采集。 根据FPGA在系统中的功能，可将其模块分为A/D采样控制模块、数据存储模块 和D/A
6、控制模块。数？x(n)控制信号y(t)模拟信号 输出y(t)换AD/转器控制信号FPGA 闪部FIFO換拟佑3 输入x(t)图4.1数据采集系统结构图工作原理可编程逻辑阵列器件是可以由用户进行编程以实现所需逻辑功能的数字集成电 路，利用其内部的逻辑结构实现任何布尔表达式、寄存器函数。和一般的ASIC 电路相比，可编程逻辑阵列器件具有设计周期短，修改方便的优点。根据编程方式FPGA器件基本可分为三种：基于反熔丝编程的FPGA、基于SRAM 编程的FPGA、基于闪存编程的FPGA。基于AD9446采集芯片反熔丝编程的FPGA 具有体积小、集成度高和高速度的特点，还具有加密、防拷贝、抗干扰以及不需
7、外接只读存储器的特点，但只能一次编程，比较适合于定型产品。后两种FPGA 属于可重复编程型FPGA, SRAM型FPGA的突出优点是可反复编程，甚至能在系统 运行中改变配置数据实现系统功能的动态S构。Flash Memory型FPGA具有非易失性和重复编程的双重优点，但不能动态重构，功耗也较SRAM型FPGA高。从逻辑块的构造分类，FPGA的结构有三种：查找表型、多路开关型和多级与或 门型。Xninx公司FPGA的逻辑块构造有查找表型和多路幵关型，其中具有代 表性的查找表结构是Xilinx公司的XC系列FPGA,它的可编程逻辑单元是查找 表，由查找表构成函数发生器，再由查找表来实现逻辑函数。A
8、ltera公司的FPGA 器件，其逻辑块构造为多级与或门型，它的可编程单元是可配置的多路开关。 利用多路开关的特性，对它的输入和选择信号进行配置，接到固定电平或输入 信号上，实现不同的逻辑功能。还有一种是采用多级与非门结构的Altera公司 的EPGA,在多级与非门结构中，可编程逻辑单元是一个异或逻辑块。查找表型的优 点是功能多，N输入的杳找表可以实现N个任意的组合逻辑函数。多路开关型 的优点是可以把人量的多路幵关和逻辑门连接起来，构成人量函数的逻辑块。 多级与或门型的优点是可以方便地将待反馈的输出信号反馈到输入端，以实现闭 环控制逻辑和多个逻辑块之间的级联。随着大规模现场可编程逻辑器件的发展
9、，系统设计进入“片上可编程系统” (SOPC)的新纪元：芯片朝着高密度、低压、低功耗方向挺进:在SOC芯片上可以 将微处理器、数字信号处理器、存储器、逻辑电路、模拟电路集成在一个芯片上。而如果将可编程逻辑电路1P核集成到SOC芯片上则会大大提高SOC芯片的灵活 性与有效性，并且缩短了 SOC芯片的设计周期。因此国际各大公司都在积极扩充 其IP库，以优化的资源更好的满足用户的需求，扩大市场。由此可见，FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题， 而且其幵发周期短、开发软件投入少、芯片价格不断降低，这使得FPGA占有越 来越多的市场，特别是对小批量、多品种的产品需求，使FPGA成为
10、首选。FPGA 普及的另一重耍原因是1P(知识产权)越来越被高度重视，带有1P内核的功能块 在ASIC设计平台上的应用日益广泛。越来越多的设计人员，采用设计重用， 将系统设计模块化，为设计带来了快捷和方便。并可以使每个设计人员充分利用 软件代码，提高7T发效率，减少上市时间，降低研发费用，缩短研发周期，降 低风险。FPGA是在PAL, GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路 的不足，又克服丫原有可编程器件门电路有限的缺点。系统硬件设计A/D转换模块在系统的A/D转换中使用的芯片是TLC5510TLC551
11、0芯片图如图2所示：TLC5510高速模数转换芯片，用于视频处理，高速数据转换等领域，采用CMOS 工艺制造，精度为8位，转换速率20Msps,每秒采样20M次，采用半闪速结构， 内建采样保持电路。TLC5510为24引脚、PSOP表贴封装形式（NS）。其引脚排列 如图5. 1。SEEL dgndEZ D) (LSB) H)2 ED4EdsED6E7(9；卩8 (MSBGVDpfrrclkEITLC5510ICNDREFBREFBS zCNDAGNDANALOG INVdda REFT 回 REFTSVdda J3 Vdda 23 VODI)图5. 1TLC5510引脚排列图AGND：模拟地信
12、号；ANALOG IN：模拟信号输入端；CLK：吋钟输入端，作为数据采集的主控时钟；DGND：数字信号地；D1D8:数据输出端口。D1为数据最低位，D8位最高位；0E：输出使能端。当0E位低时，D1D8数据有效；因为系统中D1D8端口的 数据在整个仿真过程中都有效，所有0E始终设置为低电平；VDDA：模拟电路工作电源；VDDD：数字电路工作电源；此系统中使用FPGA来控制A/D采样，包括将采得的数据存入FIFO （FPGA内部 FIR）存储速率可达10ns）,整个采样周期需要4至5个状态即可完成。若FPGA 的吋钟频率为100MHz,则从一个状态向另一状态转换的吋间为一个吋钟周期， 不到单片机
13、的采样周期的千分之一。控制仿号图5. 2 FPGA按制TLC5510图示如图5. 2所示，FPGA控制TLC5510实现了将模拟信号转换成数字信号的过程。 其中，TLC5510转换好的数据将存到FPGA的内部存储器中等待处理。TLC5510是以流水线的工作方法进行工作。它在每一个周期都启动一次采样， 完成一次采样：每次启动采样是在CLK的下降沿进行，不过采样转换结果的输出 在2.5个CLK周期后，将送到内部数据总线上。将输出延时Tdd计入，从采样到 输出需经过2.5*Tclk+Tdd。对于需要设计的从采样控制器，可以认为，每加一 个采样CLK周期，A/D就会输出一个采样数据。在图5. 3所示的
14、工作吋序的控制 下，当第一个时钟周期的下降沿到来时，模拟输入电压将被采样到高比较器块 和低比较器块，高比较器快在第二个时钟周期的上升沿最后确定高位数据，同时， 低基准电压产生与高位数据相应的电压。低比较块在第三个时钟周期的上升沿 的最后确定低位数据。高位数据和低位数据在第四个时钟周期的上升沿进行组 合，这样，第N次采集的数据经过2. 5个吋钟周期的延迟之后，便可送到内部数 据总线上。此时输出使能0E有效，数据被送至8位数据总线上。图5. 3 TLC5510时序图对A/D器件进行采样控制，传统的方法是用CPU或单片机完成的。编程简单， 控制灵活，但缺点是控制周期长，速度慢。特别是当A/D器件本身
15、的采样速度比 较快时，CPU的慢速极大的限制了 A/D的速度。A/D转换芯片TLC5510的采样速 率达40MHz，采样周期是0.025 us,单片机在控制A/D进行一个采样周期中必 须完成的操作有初始化TLC5510,启动采样，等待约0.025 us,发出读数命令， 分两次将12位转换好的数从TLC5510读进单片机，再分两次将此数存入外部 RAM中，外部RAM地址加1,此后再进行第二次采样周期的控制。数据存储模块数据锁存模块是由ezNiosDK FPGA板的芯片FIFO构成，其存储速率可达到10ns。 在FPGA中A/D采样控制器控制TLC5510将数据采集到后，FPGA便将锁存信号调 节为有效的高电平，然后将信号锁存入存储器中。选择-：外部随机存储器RAM。选择二：内部随机存储器RAM。选择三：内部FIFO,相比之下，FIFO更适合于用作A/D采样数据高速写入的存 储器，因为FIFO的写入时间只有一个时钟周期，因此决定使用LPM_FIFO作为采 样存储器。D/A转挽模块DAC0832是8位分辨率
