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1、精品word学习资料 可编辑资料 - - - - - - - - - - - - - - - -数字规律与数字系统数字规律与数字系统数字规律与数字系统班级：计 131学号： 1*4指导老师：沙丽杰2021年 12 月 2729 日第一章功能简介 . 2正常计时： . 2整点报时： . 2校时： . 2暂停： . 2清零： . 2其次章总体结构框图 . 2- - -细心整理 - - - 欢迎下载 - - -第 1 页，共 10 页精品word学习资料 可编辑资料 - - - - - - - - - - - - - - - -第三章各模块框图 . 2第四章各模块VHDL程序 . 3第五章仿真图 .
2、 9第六章下载检验 . 10第七章心得体会 . 10第一章功能简介正常计时：秒（ 16）、分（ 16）、小时（ 12）计数；秒计时的频率为1Hz ，数码管用动态扫描实时显示计时的秒、分、小时；整点报时：逢整点蜂鸣器在“15”分钟的第11、13、秒发频率为512Hz 的低音，在 “15”分钟的第15 秒发频率为1024Hz 的高音；校时：校小时（ K1 1），显示小时数码管以4Hz 的频率递增计数；暂停：保持当前时间，暂态显示；清零：清零当前时间，从零开头重新计时；其次章总体结构框图第三章各模块框图1. 12和 16 进制框图2. 动显及蜂鸣器第四章各模块VHDL程序 libraryieee;
3、use ieee.std_logic_1164.all;- - -细心整理 - - - 欢迎下载 - - -第 2 页，共 10 页精品word学习资料 可编辑资料 - - - - - - - - - - - - - - - -useieee.std_logic_unsigned.all; entity fenpin1 is portclk:instd_logic; clr:instd_logic;y:out std_logic_vector1 downto 0; co:outstd_logic;end fenpin1;architecture fp1 of fenpin1 issignal
4、q: std_logic_vector1 downto 0; processclkifclr=0 thenelsifclkevent and clk=1 then ifq=01 thenend if; end if; end fp1;libraryieee;use ieee.std_logic_1164.all; entity mux2 is portmin,hz,kg:instd_logic; h:out std_logic;end mux2;architecture m2 of mux2 is processkgifkg=1 then- - -细心整理 - - - 欢迎下载 - - -第
5、3 页，共 10 页精品word学习资料 可编辑资料 - - - - - - - - - - - - - - - -end if;end process; end m2; libraryieee;use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entityfenpin is portclk:instd_logic; clr:instd_logic;y:out std_logic_vector1 downto 0;co:outstd_logic; endfenpin;architecturefp of fenpin iss
6、ignal q: std_logic_vector1 downto 0; processclkifclr=0 thenelsifclkevent and clk=1 then ifq=11 thenend if; end if;end process; libraryieee;use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entity count_12 is- - -细心整理 - - - 欢迎下载 - - -第 4 页，共 10 页精品word学习资料 可编辑资料 - - - - - - - - - - - - - -
7、 - -portclk:instd_logic; clr:instd_logic;msh:outstd_logic_vector7 downto 4;msl:outstd_logic_vector3 downto 0; co:outstd_logic;end count_12;architecture c12 of count_12 is signalqh:std_logic_vector7 downto 4;signalql:std_logic_vector3 downto 0; processclkifclr=0 thenelsifclkevent and clk=1 then ifqh=
8、0001 and ql=0001 then elsifql=1001 thenend if; end if;end process; end c12; libraryieee;use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entity count_16 is portclk:instd_logic; clr:instd_logic;msh:outstd_logic_vector7 downto 4;- - -细心整理 - - - 欢迎下载 - - -第 5 页，共 10 页精品word学习资料 可编辑资料 - - -
9、- - - - - - - - - - - - -msl:outstd_logic_vector3 downto 0; co:outstd_logic;end count_16;architecture c16 of count_16 is signalqh:std_logic_vector7 downto 4;signalql:std_logic_vector3 downto 0; processclkifclr=0 thenelsifclkevent and clk=1 then ifqh=0001 and ql=0101 then elsifql=1001 thenend if; end if;end process; end c16; libraryieee;use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entity alarm1 isport min2,min1,sce2,sce1:in std_logic_vector3 downto 0; clk1,clk2: in std_logic;q:out std_logic; end alarm1;
