FPGA秒表的文献综述

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1、文献综述基于FPGA的秒表设计引言随着社会的发展，人们的时间观念越来越强，因此秒表的应用也越来越广泛。 而数字秒表易读的这一大优点，使得它炙手可热。无论是何种国际体育比赛，数 字秒表是不可缺少的；国内各种比赛或者娱乐中也不能缺少数字秒表这一角色； 而在全世界的所有学校的体育教学中，老师和同学们必定会用到数字秒表；生活 节奏的加快，也使得许多人都用上了秒表。因此，人们对秒表的要求也越来越高。人们对秒表的要求首先是计时误差要尽量减小，由于以前秒表的设计精度一 般为0.1秒，它巳逐渐不能满足人们的需要。因此，提高秒表的精度已经十分重 要。如果利用单片机或者DSP技术提高秒表精度则会造成程序和电路设计

2、比较复 杂，而基于FPGA的秒表设计程序简单易懂，电路也不复杂，正好克服了利用单 片机或者DSP技术提高秒表精度的过程中的一些困难。借助FPGA实现数字秒表的设计，充分体现了现代数字电路设计新系统芯片 化，芯片化设计的思想突破了传统电子系统的设计模式，使系统开发速度快、成 本低、系统性能大幅度地提升。应用VHDL语言设计数字系统，很多设计工作可 以在计算机上完成，从而缩短了系统的开发时间，提高了工作效率。本文介绍一 种以FPGA为核心，以VHDL为开发工具的数字秒表。正文通过阅读相关专家的文献,我对于设计此系统的概念以及路线有了个了解。 例如秒表，Max+plus II等等。这对我以后的学习和

3、工作将会有莫大的帮助，它可 以帮助我理清设计思路，明确设计方向，帮助我顺利完成任务。随着计数的进步，电子产品的更新换代速度可谓日新月异，传统的手工设计 过程己经被先进的自动化设计工具(从CAD到EDA及ESDA： Electronic System Design Automation)所代替。因而熟悉并掌握这些现代设计工具，已成为电子 信息设计人员所必备的一门技术。本次基于FPGA的设计侧重点是用硬件语言VHDL和计算机辅助设计软件Protel来实现数字秒表功能，偏重于软件设计。EDA工程的理论基础是自动化理论，软件工程，编译原理，电路理论，微电 子学，半导体工艺学等科学。它的知识结构为：现代

4、电子设计理论，硬件描述语 言，EDA设计方法，EDA工具开发及应用，可编程器件原理，结构及应用和EDA 工程应用及实践。微电子技术发展的目标是不断提高继承系统的性能及性能价格 比，因此便要求提高芯片的集成度，要求将完整的电子系统或子系统集成在单个 芯片内。EDA技术的发展使得集成电路的制造能力不断提高，工业的发展需要规 模越来越大，性能越来越好的集成电路。因此，EDA技术就成为电子工程设计的 重要手段。其中利用EDA工具Max+plus II设计电路尤为重要。Max+plus II是比较高级和复杂的,用于S0PC的设计环境o Max+plus II提 供完善的timing closure和Lo

5、gicLock&8482；基于块的设计流程。Max+plus II是唯 个包括以timing closure和基于块的设计流为基本特征的PLD的软 件o Max+plus II设计软件改进了性能、提升了功能性、解决了潜在的设计延迟 等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流 程。Altera的Max+plus II可编程避辑软件属于第四代PLD开发平台。该平台支 持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。 Max+plus 平台与 Cadence ExemplarLogic MentorGraphics、 Sy

6、nopsys 和 Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设 计功能增添了 FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。Max+plus II是Altera公司单芯片可编程系统(SOPC)设计的综合性环境, 也是适合S0PC的最全面的设计环境。它拥有现场可编程门阵列(FPGA)和复杂可 编程逻辑器件(CPLD)设计的所有阶段的解决方案。与原来的Max + plus II相 比,Max+plus II在界面和功能上都发生了不少变化，除承接了原来Max+ plus II 的全部设计功能和器件对象外,还增加了许多新功能，如支持Max+

7、 plus 11界面, 支持RTLView等,还增加了新的FPGA器件系列，包括-一些适用于SOPC开发的大 规模器件。对基于Max+plus II的带计时器功能的秒表系统历史现状以及发展以及技 术路线清华大学教授何坚勇提出了以下观点:基于Max+plus II的带计时器功能的秒表系统历史现状：过去研究集中在 Max+plus II在综合性实践教学中的应用，Max+plusII实现数字电路实验中的仿 真，现在以Max+plus II为设计平台，以FPGA为核心，设计了一个具体数字系统 即带计时器功能的秒表系统，使用Max+plus 11的综合器和仿真器对系统进行了 编译和仿真已经获得了成功o

8、Max+plus 11是一,款功能强大的EDA软件。在这个 集成开发环境中，PLD使用者可以完成编辑、编译、仿真、综合、布局布线、时 序分析、生成编程文件、编程等全套PLD开发流程。基于Max+plus II的带计时器功能的秒表系统发展：在20世纪90年代初， 以Max+plus 11技术为基础的数字系统现场集成技术的应用在国内还处在萌芽 状态（主要是由于那时.器件价格昂贵、集成规模小、开发工具缺乏、设计方法不 成熟，而导致该技术应用处在可望不可及的状态）；二十多年后的今天，随着 VLSI I艺技术、微电子技术、计算机技术、软件工具技术的高度发展，FPGA器 件已从单片规模仅有数万门发展到数百

9、万门，同时数字系统设计在EDA工具的支 持下，从图形积木构造向着VHDL行为级 甚至模型化的概念级设计方式进步网。随着Max+plus II技术为基础的数字系统时代的来临，包括CPLD和FPGA的 可编程ASIC器件，不仅能满足片上系统设计的要求，而且具有系统内可再编程 的独特优点，尤其是速度快、密度大和性能好的FPGA,正日益成为系统的关键 ll2J o秒表系统设计技术引起了电子系统设计技术的巨大变革和飞速发展，己成 为现代电子系统设计的核心技术之一。当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路 本身在不断进行更新换代，随着微电子技术的发展，设计与制造集成电路的任务 已

10、不完全由半导体厂商来独立承担。系统设计师更愿意自己设计专业集成电路 （ASIC）芯片，而且希望设计周期尽可能短，最好在实验室里就能设计出合适的 ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程器件（FPLD） o 现场可编程门阵列（FPGA）即属其中应用最广泛的一种。超高速硬件描述话言VHDL,是对数字系统进行抽象的行为与功能描述到具 体的内部线路结构描述，利用EDA工具可以在电子设计的各个阶段、各个层系进 行计算机模拟验证，保证设计过程的正确性，可大大降低设计成本，缩短设计周期。本文介绍的数字秒表设计，利用基于VHDL的EDA设计工具，采用大规模 可编程逻辑器件FPGA,通过设计

11、芯片来实现系统功能的o秒表系统组成结构和特征，各个组件功能以及技术路线如下：秒表系统特征：具有秒表系统功能，要求显示功能，用4个数码管分别显示 十秒、秒、十分秒和百分秒；具有三种功能状态：系统时间运行状态，系统时间 至零状态，计时暂停状态,通过输入控制信号可以使系统在这3个状态之间切换, 使数码管显示相应状态的时间；（3）秒表系统自动计时功能，在百分秒计数方面 每接收一个相应的脉冲信号，百分秒就会自动加1,采用100进制计数，当计数 到99时向上进位并恢复为00；秒方面也是每接收到一个相应的脉冲信号，百分 秒会自动加1,采用100进制计数，汽计数到99时，又恢复为恢复00。系统时 间可以同单独

12、的至零信号，将数码管显示时间直接恢复到00. 00状态叫。秒表的组成部分及功能：信号产生模块，由50MHz的有源晶振构成，产生 50MHz的信号脉冲送到分频器中进行待分频。分频器模块，由1个五倍分频器和 5个十倍分频器综合成-一个分频器，它接收来自晶振的50MHz的信号，输出100Hz 的信号脉冲作为秒表的基准信号脉冲。控制模块，由二进制计数器构成，主要用 于接收来自按键的脉冲，以此形成高、低电平输出到计数模块用于控制启动/暂 停键。en键,用于启动或暂停秒表计时。rst键,用于计时清零（复位）。计时模 块，两个100进制计数器组成高低两位，低位接收来自分频器的100Hz的信号， 低位向高位进

13、位，输出送至数码管译码器。显示译码器，接收来自计数模块的信 号，输出到数码管，完成对显示的控制。显示模块，由4个数码管驱动芯片 74HC245和两个双联共阳极八段数码管组成，用于显示计时时间皿。技术路线：本课题的目的是设计一种基于FPGA的秒表，它要具有较高的精度 和稳定性。本次设计我采用EDA工具Mux+plusII运用VHDL语言实现计时电路，采 用电路设计工具Protel 99se软件实现系统外围电路的设计。本文首先介绍数字 秒表系统的应用背景和发展趋势，说明设计一种较高精度的数字秒表的必要性， 介绍它的应用及技术指标，然后详细介绍秒表系统组成和各部分的作用，其中各 部分模块包括晶振、分

14、频器、按键控制、计时模块、译码模块、数码显示部分及 支持其工作的外围电路，还要包括编程下载所必需的接口部件等；提出基于FPGA 的数字秒表的设计方案，详细介绍数字秒表的硬件电路，包括有源晶振、FPGA 芯片及其外围电路、编程下载接口、数码管驱动电路及显示模块等，对数字秒表 的软件设计作了详细介绍，包括计时模块的设计、系统电路设计等；描述软件程 序的仿真和硬件电路调试，以及调试过程中遇到的问题及解决方法。数字秒表 的硬件实现使用Protel 99se设计外围电路可以分为四个步骤：设计系统的电路 原理图；生成元件报表；产生网络表；设计PCB图。在设计出秒表的PCB板的基 础上，要选择合适的元器件，

15、最终完成整个秒表的硬件设计。通过以上的系统介绍，我们可以从中知道基于FPGA的秒表系统设计的过程 为：先介绍各组成结构有晶振、输入键START键和RESET键、有显示输出部分; 又介绍秒表的各部分的功能通过功能的介绍我们可以知道这些组件是必不可少 的，然后将这写组件总体安装在一起就可以得到秒表的整体系统结构网。最后 又介绍输入输出端口的功能，从而完成了基于FPGA的秒表系统设计。总结根据秒表系统的设计要求，把整个系统分成了几个模块来进行设计，并通过 VHDL语言完成了具体程序的编写，使用Max+plusll对系统进行了分析、综合，编 译、仿真等工作，通过整体仿真，可以看出完成后的系统满足设计要

16、求。整个设计 充分利用了 Max+plus II的设计优势，简洁灵活，便于修改。通过本次文献综述的整理，我熟悉了基于FPGA的秒表系统的成因及其影响 因素，对基于FPGA的秒表系统设计与实现具有重要意义。通过对FPGA的秒表系 统现状以及发展的陈述，我了解了秒表系统的原理结构和个模块的功能以及技术 路线。【参考文献】1 薛彬，谭会生.EDA技术及应用J .珠洲:珠洲工学院学报,2001 (4).2 刘笃红，杨万海.在系统可编程技术及其器件原理与应用J .西安:西安 电子科技大学学报，1999 (3)3 王金明.数字系统设计与Verilopg HDLM .北京：电子工业出版社， 2009.4 潘松，黄继业.EDA实用教程M.北京:科学出版社,2006.5 张阳，张平，吴昌，赵丽.FPGA设计转换J.微电子学，1993 (4).6 杨晖，张风言.大规模可编程逻辑器件与数字系统设