第2章 8088/8086 CPU 外部特性和总线时序,教学重点: 8088/8086引脚功能 最小/最大工作模式 总线时序,2.1 8088/8086的引脚信号,外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 引脚的功能 信号的流向 有效电平 三态能力,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平高、低电平有效上升、下降边沿有效,输出正常的低电平、高电平外，还可以输出高阻的第三态,2.1.1 8088/8086的两种工作模式,两种工作模式构成两种不同规模的应用系统最小模式：构成小规模的应用系统；8088/8086本身提供所有的系统总线信号最大模式：构成较大规模的应用系统，例如可以接入数值协处理器8087；8088/8086和总线控制器8288共同形成系统总线信号2.1.1 8088/8086的两种工作模式(续),两种模式利用MN/MX*引脚区别MN/MX*接高电平为最小模式MN/MX*接低电平为最大模式两种模式下的内部操作并没有区别,IBM PC/XT采用最大模式以8088为主展开基本原理,8088的引脚图,2.1.2 最小模式引脚信号,数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚,40条引脚,分类,1. 数据和地址引脚,AD7AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7A0其他时间用于传送8位数据D7D0,1. 数据和地址引脚（续1）,A15A8（Address） 中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15A8,1. 数据和地址引脚（续2）,A19/S6A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高4位地址A19A16在访问外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6S3,2. 读写控制引脚,ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7AD0和A19/S6A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来,2. 读写控制引脚（续1）,IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址,2. 读写控制引脚（续2）,WR*（Write） 写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据,2. 读写控制引脚（续3）,IO/M*、WR*和RD*是最基本的控制信号组合后，控制4种基本的总线周期,2. 读写控制引脚（续4）,READY 存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。
2. 读写控制引脚（续5）,DEN*（Data Enable） 数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,2. 读写控制引脚（续6）,SS0*（System Status 0） 最小组态模式下的状态输出信号它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态：1. 取指5. 中断响应2. 存储器读6. I/O读3. 存储器写7. I/O写4. 过渡状态8. 暂停,IO/M*，DT/R*，SS0*代码组合及总线周期,3. 中断请求和响应引脚,INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志，从而对中断请求进行屏蔽,3. 中断请求和响应引脚（续1）,INTA*（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线,3. 中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务,4. 总线请求和响应引脚,HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权,4. 总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,5. 其它引脚,RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H,5. 其它引脚（续1）,CLK（Clock） 时钟输入系统通过该引脚给CPU提供内部定时信号。
8088的标准工作时钟为5MHzIBM PC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns,5. 其它引脚（续2）,Vcc电源输入，向CPU提供5V电源GND接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）模式选择，输入接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态,5. 其它引脚（续3）,TEST*测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，每隔5个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步,8086引脚图,1、地址/数据总线AD15AD0：地址/数据复用引脚，双向，三态AD15AD0：16位地址总线A15A0，输出访问存储器或I/O的地址信息8086）AD15AD0：16位数据总线D15D0，与存储器和I/O设备交换数据信息8088）AD7AD0：8位数据总线D7D0，与存储器和I/O设备交换数据信息地址/数据总线复用，分时工作。
8086引脚功能,8086引脚功能,2、地址/状态总线A19/S6A16/S3A19/S6A16/S3：地址/状态总线复用引脚，输出，三态A19/S6A16/S3：输出访问存储器的20位地址的高4位地址A19A16A19/S6A16/S3：输出CPU的工作状态A19/S6A16/S3：分时工作，T1状态：输出地址的高4位信息；T2、T3、T4状态：输出状态信息S6：指示8086/8088当前是否与总线相连：S6=0，表示8086/8088当前与总线相连8086引脚功能,S5：表明中断允许标志当前的设置S5=0，表示CPU中断是关闭的，禁止一切可屏蔽中断源的中断请求；S5=1，表示CPU中断是开放的，允许一切可屏蔽中断源的中断申请S4、S3：指出当前使用段寄存器的情况8086引脚功能,8086引脚功能,3、控制总线BHE*/S7：高8位数据总线允许/状态复用引脚在总线周期的T1状态，此引脚输出BHE*信号，表示高8位数据线AD15AD8上的数据有效在T2、T3、TW和T4状态时，此引脚输出S7状态信号8086引脚功能,BHE*和 A0的编码,S7：8086中无定义 8088中，在最大模式中，为高电平； 在最小模式中，输出SS0*信号，此信号与其它信号合作将总线周期的读/写动作。
8086最小模式配置,锁存器：74LS3738282,缓冲器(双向):74LS2458286,特别注意：所有总线控制信号直接由8086产生！,时钟发生器：8284,+5V,INTA* (输出) 中断响应信号ALE (输出) 地址锁存信号DEN* (输出，三态) 数据允许信号DT/R* (输出，三态)数据传送信号IO/M*(输出，三态) M访问还是I/O访问WR* (输出，三态) 写选通信号HOLD (输入) 总线请求信号HLDA (输出) 总线请求响应信号SS0*(输出) 状态输出信号,最小组态时，2431引脚的意义,8088最大模式的配置,特别注意：总线控制信号由8288产生！,接地,最大组态时，2431引脚的意义,QS1、QS0 (输出) 指令队列状态信息、输出S2*、S1*、S0*(输出，三态) 状态线LOCK*(输出，三态) 总线锁存信号RQ*/GT0*、RQ*/GT1* (输入，输出) 请求/允许CPU让出总线,最大工作模式,MN/MX*接地、系统控制信号由8288提供 QS1、QS0指令队列状态信号，输出代码组合和含义为：,最大工作模式引脚,S2*、S1*、S0*总线周期状态信号输出(8288)；代码组合和含义为：,最大工作模式引脚,最大工作模式引脚,LOCK*总线封锁信号输出低电平，其它主部件不能占有总线由指令前缀LOCK产生，其后一条指令执行完后撤消LOCK*信号,RQ*/GT1*、RQ*/GT0* (对比小模式下的引脚)总线请求信号输入/总线请考求允许信号输出RQ*/GT0*比RQ*/GT1*的优先级高请求和允许的顺序为,总线请求和允许顺序,总线请求相当于HOLD CPU输出总线响应信号相当于HLDA，CPU交权 总线请求结束，CPU再次控制总线 以上各个脉冲均为低电平有效,8086和8088引脚的区别,8086与存储器的连接,在最大模式下，由总线控制器8288控制存储器子系统和I/O接口电路。
8086与I/O的连接,8288方框图和引脚,8288引脚功能,IOB低电平时，8288处于单处理器工作方式； AEN*=0，CEN=1，MCE/PDEN*为总线主模块允许MCE（Master Cawcade Enable)信号高电平时， 8288处于多处理器工作方式；CEN=1时，MCE/PDEN*为外部设备数据允许信号；PDEN*为数据总线收发的开启信号8288引脚功能（续）,ALE送给地址锁存器的信号DEN数据允许信号DT/R*数据收发信号INTA*中断响应信号,8288引脚功能（续）,MRDC*、MWTC*存储器读/写控制信号IORC*、IOWC*I/O端口读写控制信号AMWC*、AIOWC*提前写内存、提前写I/O信号8288提前一个时钟周期向存储器或IO发出命令，对慢速存储器或IO特别有用存储器中的每个存储单元都可。