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1、电子技术综合试验实验报告班级:测控一班学号：2001002姓名：李大帅指导老师：李颖基于FPGA的数字频率计设计报告一、 系统整体设计设计要求: 1、被测输入信号:方波 2、测试频率范围为:10Hz 3、量程分为三档：第一档:闸门时间为1时，最大读数为999KHz 第二档：闸门时间为0.S时，最大读数为999.9KH 第三档:闸门时间为.01S时,最大读数为99999KHz。4、显示工作方式：a、用六位BCD七段数码管显示读数。 、采用记忆显示方法 c、实现对高位无意义零的消隐。 系统设计原理: 所谓“频率”,就是周期性信号在单位时间（1秒)内变化的次数。若在一定的时间间隔内计数,计得某周期性
2、信号的重复变化次数为N，则该信号的频率可表达为：f =N / T.基于这一原理我们可以使用单位时间内对被测信号进行计数的方法求得对该信号的频率测量,具体实现过程简述如下:首先，将被测信号(方波)加到闸门的输入端。由一个高稳定的石英振荡器和一系列数字分频器组成了时基信号发生器，它输出时间基准(或频率基准)信号去控制门控电路形成门控信号,门控信号的作用时间T是非常准确的(由石英振荡器决定)。门控信号控制闸门的开与闭,只有在闸门开通的时间内,方波脉冲才能通过闸门成为被计数的脉冲由计数器计数。闸门开通的时间称为闸门时间，其长度等于门控信号作用时间。比如,时间基准信号的重复周期为1S,加到闸门的门控信号
3、作用时间亦准确地等于1S,即闸门的开通时间“闸门时间”为1S。在这一段时间内,若计数器计得N100000个数，根据公式 = N / T,那么被测频率就是1000Hz。如果计数式频率计的显示器单位为“KHz”，则显示10.K,即小数点定位在第三位。不难设想，若将闸门时间设为=0.1,则计数值为1000，这时，显示器的小数点只要根据闸门时间T的改变也随之自动往右移动一位(自动定位),那么，显示的结果为00.00Kh。在计数式数字频率计中,通过选择不同的闸门时间，可以改变频率计的测量范围和测量精度。 系统单元模块划分：1）分频器,将产生用于计数控制的时钟分别为Z,10Z，100脉冲和1KHZ的用于七
4、段显示数码管扫描显示的扫描信号。2）闸门选择器,用于选择不同的闸门时间以及产生后续的小数点的显示位置。3）门控电路,产生用于计数的使能控制信号，清零信号以及锁存器锁存信号。）计数器,用于对输入的待测信号进行脉冲计数，计数输出。5)锁存器,用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记忆显示,同时避免计数器清零信号对数据产生影响。6)译码显示,用于产生使七段显示数码管的扫描数字显示，小数点显示的输出信号，同时对高位的无意义零进行消隐。二、 单元电路设计1、 分频器:该电路将产生四个不同频率的信号输出，因为电路板上给出了一个4MHZ的晶振,所以我们只需要对48M的信号进行适当分频即
5、可得到我们所需的四个不同频率的信号输出，我们设计一个输入为48MHZ,有四个输出端分别为1HZ,1Z和100HZ，H的分频器，原程序如下:liba EE；us EE.STD_LOGIC_16.AL;ue IEE.SDLGRITH.ALL; IEEE.ST_LOICUNSNED.ALL；ntt enpinq is Prt( cl ： inD_LOGIC; clkou1： outTD_OGIC; clk10 :ot STD_LOGC; ckut00 : out STD_GIC；clkou1K： out STD_LOGI）；ed fenpn;arciecture Bhvioral offenin s
6、gnalcnt:inteerrange 1to 240000;sgnaln0：integer ang 1 to 240000；signal nt100:intrrange 1 to 24000;sga t1K：iteger range1 to 2000;sigal 1:std_loic;signal c：t_loic;sinal c3:std_logic;sigalc4：st_ogic；beginrocess(c)is bein if clkevent andk= he if 1200000 thn-对cnt1进行计数，当c未计满后对其进行加 ct1=nt1; elsif ct1=200000
7、the-nt1计满后对其进行赋一,并且令c1进行翻转,然后将c的值赋给ckut1 c=not c;-由于48H的的信号,前一半的时候c为0，则后一半是为1,就完成了对信号进行分频，产生了1的信号 cn=1; endf; ndif；en proess;prcess(clk）is bgin if clkeventandckthen-方法同上 if ct104000 then 10=ct10+; elsif cnt0=200000hn c2=ntc2； cnt01; ndf；ed f;en pocss;pocess(clk)begin f clkven n ck= then-方法同上i cnt024
8、0000 the n10=cnt10+1; s ct0=240000 then c=otc3;cn1001; en if;ed f;end prs;prcs(clk)segin ifclkevent ndcl=1ten-方法同上 if cntK240000hen cn1cn1K+1; icn1=200the c4ot c4; cntK=; end f; en f;end ocess;clkut1=；clkou10=c2;clkout10clk,clkout = clkout1,lo10 lkout1，clout00= clkout00,clkot1K= ckot1)；tb ： ROCESSBE
9、GIN c=0；ait fo 10 ps;cl1；waitfor 10 p;EN OCESS;ED;对该模块进行仿真结果如下:有上图可知分频器工作正常,产生的个信号也没有毛刺,结果十分理想。2、闸门选择器：在这个模块中我们有四个输出端和六个输入端,其中四个输出端中有一个是频率输出端,是通过三个闸门选择开关输入和三个输入频率决定的，另外三个输出端则是用来后面的小数点控制的,而六个输入端中的三个是上面分频器的三个输出1Z，10Z和10Z,另外三个是电路板上的拨动开关,用来选择闸门,控制输出。其原程序和分析如下：brary IEE;ue IEEE.SDOGIC_116.AL;e EE.TD_LOGI
10、C_ARIH.LL;seEE.STD_LOIC_NIG.LL;entty SELE Port ( S1 : inT_LOGC; SE10： SDLO; E100 : in ST_LGI; F1H : INSTD_LOGI; 0H : IND_LGIC; F100HZ :INSTD_OC; FRE ：out STD_LOGIC; DP1 ： out STLGIC; DP2 : ut SD_LOGI； D3 : out S_LOIC);nd SLE;architecture eavolf SLsbgiPROCESS(E1,E,SE100) ISBGINIFSE1= AD 10=0AD SE00=0THENFR=HZ;-当闸门控制在第一档的时候，令输出端输出1HZ输入端的输入,小数点控制dp1有效，d2，d3无效D
