VHDL 重点重点1.CPLD :Complex programmable logic devices (based on 乘积项)2.FPGA：Field Programmable Gate Array（based on LUT）3.PROM:与阵列固定，或阵列可编程(巧记，有个 O，联想到 or,所以是或)4.PLA：与或阵列均可编程（巧记，pla,两个音，所以与或都有）5.PAL，，GAL：与阵列可编程，或阵列不可编程（巧记，一个音，是与）6.Digital system design is based on programmable logic devices (PLD).It is top-down design,suing EDA.7.VHDLa) Strong capability of system descriptionb) Independence of device and hardware techniquec) IEEE standardd) Flexible design method(behav,struc,dataflow)e) Readable programf)As an HDL,executed concurrentlystructurc of VHDL:（目测填空题）LIBRARY, Package, Entity, Architecture, Configuration, Block, Sub-program, 8.Default Library（默认库）:STD,work9.MOD（取模）（取模） ，，REM（取余）（取余） ，，ABS（取绝对值）（取绝对值） ，，SLA（算数左（算数左移）移）SRA（算数右移）（算数右移） ，，SRL（逻辑右移）（逻辑右移） ，，SLL（逻辑左移）（逻辑左移） ，，ROR，，ROL10.Different package----different physic circuit;11.Entity-------outward appearence12.Architecture--------describe the function or structure of the circuit13.Input-------can not be assign the value14.Output------can not be the source of assignment15.Inout-------bi-directional port16.Buffer-------serve as an output,its value can be reloaded17.Architecture descriptiona) Behavior descriptionb) Data flow descriptionc) Structure description18.字符用’ ’,字符串用” ”19.实体名不能用数字开头，实体名要与文件名一致20.VHDL data typeInteger, real, natural, bit, bit_vector, std_logic, std_logic_vector, character, string, boolean, time, severity level21.’Z’ high impedance22.‘X’ forcing unknown23.自定义数组 TYPE word8 IS ARRY (1 TO 8) OF BIT;24.VHDL data object: constant, variable, signal25.signal:1.has corresponding hardware,2.global,for multiple process3.assignment has delay,4.can carry history information26.variable:1.has no corresponding hardware2.local,valid in its process only3.assignment takes effect immediately4.has current value only27.sequential statements should be packaged in process28.（重点）when ..else 是并行语句，不用 process 包起来，但是它是具有顺序性的，考试时一般考它与 if 语句的改写，注意，if 语句是顺序语句，得用 process 包起来29.（重点）with..select 是并行语句，也不用 process 包起来，它没有顺序性，且条件必须涵盖完全，也就是说若没有全例举出来最后要有..when others，考试一般考改写 case 语句注意：if 语句和 case 也可以相互改写，要根据题目改写，书写顺序要小心，特别是优先级编码器30.PROCESS，注意，它是，只是它里面是31.process 的特点（一般是选择题）32.sequential statement(顺序语句)有 if statement,case statement,loop statement,next statement,exit statement,wait statement,return,null33.两种电路的区别一般考改写 wait 语句,有 wait on+信号表和 wait until+条件两种，注意，PROCESS 还是要写的，只是不用加（）而已，别以为有 wait就不能有 PROCESS34.选择题考 encoder 和 decoder 要看清楚inputs 是的是 decoderinputs 是的是 encoder计算机存储信息和传输信息都是 binary codes，所以 encoder 是为了方便35.要会画 decoder 和 encoder 的 Half adder 里面，Sum 用 or, carry 用 and36.37.Full adder 有和两种38.这个要会画39.sequential logic circuits40.同步（Moore 型就是同步的,同步可以消除亚稳态）简单可靠，但是耗能41.异步(Mealy 型就是异步的，容易出现亚稳态)42.D 锁存器（重）锁存器（重）名词解释分别为：锁存器，触发器，寄存器，计数器，乘法器43.触发器触发器44.注意clk 只能是只能是 std_logic,不能是不能是 bit45.带复位和 Qbar 的 D 触发器要小心(考改错题)其实凡是带 bar 的都是这样设一个 signal 作为中间值的，如果不这样做，直接在 PROCESS 用 D 给 Q 和用 not D 给 Qbar 赋值，综合时会综合成两个触发器。
注意用 signal 才能放到 PROCESS 外，用variable 的话就要放 PORCESS 里面，建议用 signal46.register 寄存器， （D_F.F 其实就是一个 one bit 的 register）多位的 register 可以用多个 D_F.F 组成47.这句赋值的意思是 Q 赋全 048.移位寄存器分别为串进串出，串进并出，并进串出， （S 是串，P 是并）串进并出的例子串进并出的例子考点 1：加一个信号作为中间值考点 3：Q 和 Qbar 赋值放到 PROCESS 外 面考点 2：复位是不用考虑时钟沿的，所以写在时钟沿检测之前串进，第 n-1 位被踢掉，所以最高位变成 n-2 位49.State machine 状态机finite number of states 有限种状态FSM 就是有限状态的状态机其实它是用来描述 sequential logic 的Next state logic（一般用ns）Combinational logicsequential logic Output logic(一般用 op)Memory units(一般用 seq)分别对 Next state logic，Output logic，Memory units 写进程，这就是课本分三进程的分法，其中 Next state logic，Output logic 可以放在一个进程里，这样就是双进程的状态机了（考试要求掌握双进程状态机）50.Race and Hazard（竞争与冒险）Signals through different paths arrive at the same node with time difference because of different propagation delays, which may causes transient error in output说白了，就是没有同步，超级赛亚人合体没同步就会变成“变体”所以避免竞争冒险可以用同步时序逻辑电路并出Race and Hazard can be avoided by synchronous（同步） sequential logic51.ASM 图的特点1.used for synchronous sequential system（用于同步时序逻辑电路）2.ASM can represent the exact timing relations between state transitions（可以表现不同状态之间的时序关系）3.It resembles software flow chart, but it has corresponding hardware structure.（它有对应的硬件）52，ＡＳＭ图（重点）ＡＳＭ图（重点）onditional output box 条件框Decision box 判断框State box 状态框注意 表示 R 在状态末赋 0 值,然后保持，直到下次赋值和 一样，都是表示在这个状态时 Z 赋值1，过了这个状态就变为 053.要会根据要会根据 ASM 图画波形图（注意条件框与它所属的状态框是同图画波形图（注意条件框与它所属的状态框是同一个状态的，画波形图的时候要小心）一个状态的，画波形图的时候要小心）54.要会根据电路图画要会根据电路图画 ASM 图（重重重重点，大题）图（重重重重点，大题）Rmajor_green major_green IF (car = ‘‘1’’) THENnx_state IF (timed = ‘‘1’’) THENnx_state => clk_t,clk_t,rstrst =>=> rst_t,rst_t,q q =>=> q_tq_t);); STIMULUS:STIMULUS: processprocess beginbegin 注意，实体是空的Component 部分,把题目的 实体端口抄一遍信号声明，对应端口名， 加个_tDUT，注意 箭头rst_trst_t function simulation-synthesize-adaptation- timing simulation--programming and download-test另外固有延时和传输延时要搞懂，可能会画波形图另外固有延时和传输延时要搞懂，可能会画波形图 81.最后，重点词汇最后，重点词汇 Decoder 译码器 Encoder 编码器 Flip-flop 触发器 Latch 锁存器 Register 寄存器 Combinational logic circuit 组合逻辑电路 Structure 结构 Reflect 显示 Feedback 反馈 Multiplexer 选择器 Tri-state gate 三态门 synthesize 综合 Simulation。