单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,格雷码变换电路,1,）用组合电路设计,4,位格雷码,/,二进制码变换电路2,）学习利用原理图输入法和,VHDL,语言设计简单逻辑电路的方法实验目的：,1,）采用原理图输入方法和,VHDL,语言设计,4,位格雷码,/,二进制码变换电路2,）建立仿真文件对该电路进行功能仿真3),将该电路下载至实验箱验证其逻辑功能实验内容：,实验原理,格雷码变换电路,如何编组,如何编组,输入组名,如何设置数据类型,如何设置数据类型,如何生成模块,工程的,顶层设计实体名,一定要和,设计文件中的实体名,匹配练习,：,VHDL,语言描述,4,为二进制转换为格雷码的电路，观察输入输出波形，编译无误后下载到实验箱进行验证简介,基本结构,基本语句,设计组合电路,设计时序电路,VHDL,硬件描述语言基础,简介,传统数字电路设计方法不适合设计大规模的系统众多软件公司开发研制了具有自己特色的电路硬件描述语言（,Hardware Description Language,HDL,），存在着很大的差异因此，硬件设计工程师需要一种强大的、标准化的硬件描述语言，作为可相互交流的设计环境。
美国国防部在,1981,年提出了一种新的,HDL,，称之为,VHSIC Hardware Description Language,，简称为,VHDL,，这种语言的成就有两个方面：,描述复杂的数字电路系统,;,成为国际的硬件描述语言标准,.,VHDL,硬件描述语言基础,优点,用于设计复杂的、多层次的设计支持设计库和设计的重复使用,与硬件独立，一个设计可用于不同的硬件结构，而且设计时,不必了解过多的硬件细节,有丰富的软件支持,VHDL,的综合和仿真，从而能在设计阶段就能发现设计中的,Bug,，缩短设计时间，降低成本VHDL,有良好的可读性，容易理解简介,VHDL,硬件描述语言基础,库,库是,VHDL,语言编写的源程序及其通过编译的数据的集合，由各种程序包组成，常见的为,STD,库，,IEEE,库库和程序包,STD,库是标准库，常用的程序包为,standard,standard,程序包定义了基本数据类型,(,如：,bit,数据类型等,),和函数及各种类型之间的转换该程序包实际应用中已经隐性打开，不需要用,use,语句另外说明IEEE,库是按照国际,IEEE,组织制定的工业标准进行编写的标准,资源库，常用程序包为,std_logic_1164,程序包，,std_logic_signed,和,std_logic_unsigned,程序包，,std_logic_arith,程序包。
使用库必须用该语句：,library,ieee;,程序包提供了各种数据类型、函数定义以及各种类型转换函数及运算等，常见的程序包有以下几种std_logic_1164,程序包,：常用数据类型（,std_logic,、,std_logic_vector,等）和函数的定义，各种类型转换函数及逻辑运算std_logic_signed,和,std_logic_unsigned,程序包,：定义了可用于,integer,数据类型和,std_logic,及,std_logic_vector,数据类型混合运算的运算符，并定义了由,std_logic_vector,到,integer,的转换函数std_logic_arith,程序包,：在,std_logic_1164,程序包的基础上定义了无符号数和有符号数数据类型，并为其定义了相应的算术运算、比较，无符号数和有符号数及整数之间的转换函数程序包,使用程序包必须用该语句：,use,ieee.std_logic_.;,1,基本标识符由字母、数字和下划线组成,2,第一个字符必须是字母，最后一个字符不能是下划线,3,不允许连续,2,个下划线,4,关键字不能用于标识符,5,大小写是等效的,实体名为,VHDL,标识符的一种。
标识符是用户给,常量,、,变量,、,信号,、,端口,、,子程序,或,参数,定义的名字,VHDL,的标识符,（,Identifiers,）,标识符命名规则,例如：,h_adder,mux21,example,为合法标识符；,2adder,_mux21,ful_adder,adder_,and,为错误的标识符实体,3 Port,中定义了信号名、端口模式、端口类型entity,and_gate,IS,port,(a,b:,IN,BIT;,y:,out,BIT);,end,and_gate;,VHDL,硬件描述语言基础,端口类型,端口模式,信号名,a,b,y,&,4,其对应的原理图为：,端口模式,包括：,in,、,out,、,inout,、,buffer,5,要用,关键字,end,结束该实体,端口类型,定义端口的,数据类型,，,信号名,为标识符，要符合标识符的命名规则,实体,VHDL,语言的基本结构,VHDL,数据类型,VHDL,数据类型分为,逻辑数据类型,和,数值数据类型,逻辑数据类型,boolean,(,布尔代数,),信号形式：,false,、,true,）；,bit,(,位,),信号形式：（,0,，,1,）；,bit_vector,(,位数组,),信号形式：“,00111”,等。
以上三种数据类型都在,std,库的,standar,程序包中定义std_logic(,标准逻辑位,),信号形式：,0,、,1,、,X(,不定,),、,Z(,高阻,),，,L(,弱信号,0),，,H(,弱信号,1),，,W,（弱信号不定），（不可能情况）std_logic_vector,（,标准逻辑位矢量）,以上两种数据类型都在,ieee,库的,std_logic_1164,程序包中定义使用这两种数据类型,必须有两条声明语句：,library,ieee,；,use,ieee.std_logic_1164.,all,;,结构体（,Architecture,）,architecture,结构体名,of,实体名,is,-,声明,begin,-,结构体部分,end,结构体名,;,结构体描述,实体的行为功能,，其格式如下,architecture,rhl,of,and_gate,is,begin,y=a,AND,b;,end,rhl;,1,声明部分包括：结构体所用的内部,信号,及数据类型；,元件例化声明2,结构体部分主要包括：并行语句信号赋值；,进程（顺序语句）；,元件例化语句3,最后以,end,结束结构体部分。
VHDL,语言的基本结构,逻辑运算符,逻辑运算符,And,（与），,Or,（或），,Not,（非），,Nand,（与非），,Nor,（或非），,Xor,（异或），,Xnor,（同或）能进行逻辑运算的数据类型：,bit,、,bit_vector,、,boolean std_logic,、,std_logic_vector,实验报告要求,2,、电路设计文件,3,、实验感想,*原理图文件；,*波形仿真文件；,*实验过程中遇到的问题及解决问题的方法；,*实验的收获与感受；,*期望及要求；,*,VHDL,语言文件；,。