实验一 quartus使用实验1 用Verilog HDL语言完成基本电路的设计一、实验目的1．熟悉QuartusⅡ的Verilog HDL文本设计流程全过程及波形时序仿真方法；2．学习简单组合电路的设计二、 实验内容1． 用Verilog HDL语言设计简单组合电路2． 利用QuartusⅡ开发平台完成电路的文本编辑输入和编译等步骤3． 在进行时序仿真，验证本项设计的功能三、参考程序module muxtwo(a,b,s,y); input a , b , s;output y;assign y=(s?a:b);endmodule 四、实验步骤1. 建立工作库文件夹(1) 新建文件夹这里假设本项设计的文件夹取名为muxtwo，在E盘中，路径为E:\muxtwo 注意：l 文件夹名字不能用中文，最好也不要用数字l 工程文件夹不要设在计算机已有的安装目录中，也不要建立在“桌面”上，更不要将其直接放在安装目录中l 不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中2. 创建工程 (1) 打开并建立新工程管理窗口菜单操作：file—new project wizard，即弹出设置窗口，如图1-1所示。
填好内容后，单击Next按钮图1-1 利用“New Preject Wizard”创建工程muxtwo 注意：l 图中的第一编辑框中的E:\muxtwo表示工程所在的工作库文件夹l 第二编辑框中的muxtwo表示此项工程的工程名工程名可以取任何其它的名，也可直接用顶层文件的模块实体名l 第三编辑框中的muxtwo表示当前工程顶层文件的实体名，这里即是muxtwo 2) 将设计文件加入工程中弹出如图1-2所示的对话框现在还没有输入源程序，故不用添加）单击Next图1-2 将所有相关的文件都加入进此工程(3) 选择目标芯片根据实验箱提供的器件型号选择目标器件弹出如图1-3所示的对话框进行相应的选择单击Next图1-3选择目标器件ERF10K10LC84-4(4) 工具设置弹出EDA工具设置窗口－EDA Tool Settings(如图1-4所示)分别选择输入的HDL类型和综合工具、仿真工具和时序分析工具如果不作选择，表示仅选择QuartusII自含的所有EDA设计工具这里不作选择单击Next5) 结束设置弹出的窗口中列出了此项工程的相关情况设置最后单击Finish按钮，即已设定好工程图1-4 工具设置 3. 输入源程序。
菜单操作：file—new，在new窗口中，Device Design Files—Verilog HDL File（如图1-5），然后输入给的参考程序1) 文件存盘a. 菜单操作：file—save，找到已建的文件夹E:\muxtwo b. 存盘的文件名应该与实体名一致，即muxtwo.v 图1-5 选择编辑文件类型4. 全程编译 菜单操作：Processing—start compilation 或 ，如图1-6，图1-7所示图1-6 全程编译后出现报错信息图1-7 全程编译正确5. 时序仿真(1) 打开波形编辑器菜单操作：file—new在new窗口中，Other Files-Vector Waveform File(如图1-8所示)单击Ok，即可创建空白的波形编辑器(如图1-9所示)图1-8 打开波形编辑器图1-9 波形编辑器(2) 设置仿真时间区域菜单操作：Edit—end time(如图1-10所示)图1-10设置仿真时间长度整个仿真域的时间即设定为1ms3) 波形文件存盘菜单操作：File—Save ，将以默认名为muxtwo.vwf的波形文件存入文件夹E:\muxtwo中。
4) 将工程muxtwo中的端口信号节点选入波形编辑器中(需要编译完后才能找到节点)双击空白区域，添加节点 ，然后点击NodeFinder如图1-11所示单击OK图1-11 添加节点(5) 编辑输入波形单击输入信号a使之变成蓝色条，激活波形编辑器按图1-12设置clk的周期（本实验不用）按图1-13设置输入信号的值本实验中在给a、b和s设置激励波形时，首先把的“Count every”参数的单位选用ms，设置好vwf仿真激励波形文件图后，对波形文件再次存盘并进行波形仿真，观察输出结果图1-14 工具栏说明(6) 仿真器参数设置省略）默认即为时序仿真7) 启动仿真器菜单操作：Processing—Start Simulation，或直到出现Simulation was successful，仿真结束仿真波形文件Simulation Report通常会自动弹出，如图1-15所示图1-15 仿真波形输出报告(8) 重复时序仿真中的第（5）步，整个仿真域的时间即设定为1us，在给a、b和s设置激励波形时，改变“Count every”参数的单位为ns，再进行波形仿真，观察输出结果。
分析两结果不同的原因五、扩展部分：1 用Verilog HDL语言设计简单四选一,改正其中错误，重复上述过程module MUX4(A,B,C,D,S0,S1,Y);input A,B,C,D,S0,S1;output Y; wire Y;always@(A,B,C,D,S1,S0) begin: MUX4 case ({S1,S0}) 2’b00: Y=A;2’b01: Y=B，2’b10: Y=C;2’b11: Y=D;endcaseendmodule2 设计加法器,重新选择芯片为CYCLONE ，144Pin，并观察仿真结果module adder(a,b,c,s);input [7:0] a,b;output c;output[7:0] s, assign {c,s}=a+b;endmodule六、实验报告根据以上的实验内容写出实验报告，包括程序设计、软件编译、时序仿真和详细实验过程；给出程序分析报告1-3实验2 8位二进制全加器的设计一、实验目的1、进一步熟悉QuartusⅡ的使用方法，并进行硬件测试2、学习例化程序的调用和连接二、实验内容1、用Verilog HDL设计一个8位全加器，对设计进行编译2、对编译结果进行波形仿真。
3、在实验系统上进行硬件测试，验证本项设计的功能三、实验步骤：1、 在新的目录内建立新的工程2、 输入Verilog HDL设计文件3、 全程编译4、 时序仿真5、 硬件验证(1) 引脚锁定菜单操作：Assignments—Assignment Editor或者用工具栏中的，并在Category栏中选pin图2-1 Assignment Editor编辑器双击第一个《new》列出程序中端口各个端子信息注意：不要对A锁定一个引脚，要分别对A的各位锁定引脚双击第二个《new》列出目标器件的各个管脚信息（最好不要使用具有特殊功能的引脚，使用普通的管脚）进行引脚锁定，完成后保存如图2-2所示图2-2 引脚锁定也可以在Category栏中选locations，如图2-3所示，利用”Node Finder…”把需要的信号端口都加入（不要保存），再把Category栏中选pin来分配管脚，完成后保存图2-3引脚锁定(2) 编译当管脚分配完之后一定要进行再进行一次全编译，以使分配的管脚有效3) 按照指定引脚连接试验箱相应的管脚，把输入连接到拨码开关上，把输出连接到LED灯上 (4) 配置文件下载 菜单操作：Tools—Programmer 或者工具栏中的 。
如图2-4所示图2-4 选择编程下载文件按 弹出hardware setop窗口；按 弹出add hardware窗口如图2-5所示图2-5加入编程下载方式按 ， 选中文件*.sof （若已经有，就不用再添加），并使有效按使文件*.sof下载到目标器件中5) 验证通过改变拨码开关的位置来改变输入，观察输出的变化，以验证程序的正确性四、实验报告详细叙述实验内容所要求的设计流程；给出时序仿真波形图； 并给出硬件连接图五、扩展部分 如何提高加法速度？如何设计优先进位加法器，流水线加法？参考程序module ADDER8B(A,B,CIN,COUT,DOUT); output [7:0] DOUT; output COUT; input [7:0] A,B; input CIN; wire [8:0] DATA; assign DATA =A+B+CIN; assign COUT=DATA[8]; assign DOUT=DATA[7:0];endmodule。