第6章 CMOS集成电路制造工艺 第6章 CMOS集成电路制造工艺6.1 CMOS工艺6.2 CMOS版图设计6.3 封装技术 木版年画画稿刻版套色印刷3 半导体芯片制作过程4 硅片（wafer）的制作5 掩模版（mask,reticle）的制作6 外延衬底的制作7 集成电路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金属等薄层）2、形成图形（器件和互连线）3、掺杂（调整器件特性）8 1、形成图形半导体加工过程：将设计者提供的集成电路版图图形复制到硅片上光刻与刻蚀：半导体加工水平决定于光刻和刻蚀所形成的线条宽度9 光刻（photolithography）10 曝光（exposure）11 刻蚀（etch）12 光刻的基本原理13 正胶和负胶的差别14 2、薄膜形成：淀积15 2、薄膜形成：氧化16 3、掺杂：扩散和注入17 从器件到电路：通孔18 从器件到电路：互连线19 从器件到电路：多层互连20 从器件到电路：多层互连21 从硅片到芯片：加工后端22 从硅片到芯片：加工后端23 从硅片到芯片：加工后端24 6.1 CMOS工艺6.1.1 基本工艺步骤6.1.2 n阱CMOS工艺流程6.1.3 硅基CMOS中的闩锁效应6.1.4 先进的CMOS工艺 6.1.1 基本工艺步骤(1) 氧化CMOS集成电路中SiO2层的主要作用：ü做MOS晶体管的栅绝缘介质；ü做杂质扩散和离子注入的掩蔽层和阻挡层；ü做MOS晶体管之间的隔离介质；ü做多晶硅、金属等互连层之间的绝缘介质；ü做芯片表面的钝化层。
热氧化法：干氧、湿氧、干氧-湿氧-干氧交替氧化 6.1.1 基本工艺步骤(2) 淀积通过物理或化学的方法把另一种物质淀积在硅片表面形成薄膜(低温)ü物理气相淀积(Physical Vapor Deposition，PVD)Ø蒸发Ø溅射ü化学气相淀积(Chemical Vapor Deposition，CVD) 6.1.1 基本工艺步骤(3) 光刻和刻蚀把掩膜版上的图形转移到硅片ü① 生长一层SiO2薄膜；ü② 在硅表面均匀涂抹一层光刻胶(以负胶为例)；ü③ 盖上掩膜版进行光照，使掩膜版上亮的(Clear)区域对应的光刻胶被曝光，而掩膜版上暗的(Dark)区域对应的光刻胶不能被曝光 6.1.1 基本工艺步骤(3) 光刻和刻蚀ü④ 把未被曝光的胶去掉，显影后掩膜版上的图形转移到光刻胶上；ü⑤ 采用湿法刻蚀或干法刻蚀去除没有光刻胶保护的SiO2；ü⑥ 去除残留在硅片上的所有光刻胶，完成版图图形到硅片图形的转移 6.1.1 基本工艺步骤(3) 光刻和刻蚀光刻胶ü负胶：曝光前可溶于某种溶液而曝光后变为不可溶；ü正胶：曝光前不溶于某种溶液而曝光后变为可溶；ü通常正胶的分辨率高于负胶。
6.1.1 基本工艺步骤(4) 扩散和离子注入在硅衬底中掺入杂质原子，以改变半导体电学性质，形成pn结、电阻、欧姆接触等结构扩散：杂质原子在高温下克服阻力进入半导体，并缓慢运动ü替位式扩散、间隙式扩散离子注入：将具有很高能量的带电杂质离子射入硅衬底中ü需高温退火 6.1 CMOS工艺6.1.1 基本工艺步骤6.1.2 n阱CMOS工艺流程6.1.3 硅基CMOS中的闩锁效应6.1.4 先进的CMOS工艺 6.1.2 n阱CMOS工艺流程两种器件需要两种导电类型的衬底在n型衬底上形成p阱，把NMOS管做在p阱里；或在p型衬底上形成n阱，把PMOS管做在n阱里 6.1.2 n阱CMOS工艺流程① 准备硅片材料üp型<100>晶向硅片② 形成n阱ü热氧化，形成掩蔽层ü光刻和刻蚀，开出n阱区窗口ü离子注入并高温退火，形成n阱 6.1.2 n阱CMOS工艺流程③ 场区隔离局部氧化(Local Oxidation of Silicon，LOCOS)工艺ü利用有源区掩膜版进行光刻和刻蚀，露出场区ü场区注入ü去除光刻胶，场区热生长一层厚的氧化层ü去除有源区上的保护层场区和有源区的氧化层台阶降低，平整度提高。
6.1.2 n阱CMOS工艺流程④ 形成多晶硅栅ü热氧化生长栅氧化层→CVD淀积多晶硅并离子注入→光刻和刻蚀⑤ 源漏区n+/p+注入ü利用同一n+掩膜版，采用负胶和正胶进行两次光刻和刻蚀，分别进行n+注入和p+注入 6.1.2 n阱CMOS工艺流程⑥ 形成接触孔üCVD淀积绝缘层→光刻和刻蚀形成接触孔⑦ 形成金属互连ü淀积金属层→光刻和刻蚀形成金属互连 6.1.2 n阱CMOS工艺流程⑧ 形成钝化层ü淀积Si3N4或磷硅玻璃→光刻和刻蚀，形成钝化图形铝栅工艺：ü源(或漏)区与栅之间形成缺口，无法形成连续的沟道硅栅工艺：ü“自对准” 6.1 CMOS工艺6.1.1 基本工艺步骤6.1.2 n阱CMOS工艺流程6.1.3 硅基CMOS中的闩锁效应6.1.4 先进的CMOS工艺 6.1.3 硅基CMOS中的闩锁效应寄生晶体管Q1、Q2，寄生电阻Rnw、Rsub构成等效电路üQ1和Q2交叉耦合形成正反馈回路ü电流在Q1和Q2之间循环放大üVDD和GND之间形成极大的电流，电源和地之间锁定在一个很低的电压(维持电压Vh) 6.1.3 硅基CMOS中的闩锁效应发生闩锁效应后VDD和GND之间的电流-电压特性防止闩锁效应的方法：ü提高阱区和衬底掺杂浓度；ü加n+和p+保护环；ü采用p-外延工艺；ü采用SOI(Silicon On Insulator)CMOS工艺。
体硅体硅CMOSCMOS中的闩锁效应中的闩锁效应42 闩锁效应闩锁效应: :等效电路等效电路Q1Q2Q3Q4VoutVoutRwRs43 防止闩锁效应防止闩锁效应的措施的措施1.减小阱区和衬底的寄生电阻减小阱区和衬底的寄生电阻 2.降低寄生双极晶体管的增益降低寄生双极晶体管的增益 3.使衬底加反向偏压使衬底加反向偏压 4.加保护环加保护环5.用外延衬底用外延衬底6.采用采用SOICMOS技术技术 44 抑制闩锁效应：抑制闩锁效应：n1、减小寄生电阻、减小寄生电阻n2、降低寄生晶体管增益、降低寄生晶体管增益n3、衬底加反向偏压、衬底加反向偏压45 4 4、保护环、保护环46 5 5、外延衬底、外延衬底47 6.1 CMOS工艺6.1.1 基本工艺步骤6.1.2 n阱CMOS工艺流程6.1.3 硅基CMOS中的闩锁效应6.1.4 先进的CMOS工艺 深亚微米深亚微米CMOSCMOS结构和工艺结构和工艺49 深亚微米深亚微米CMOSCMOS工艺的主要改进工艺的主要改进浅沟槽隔离浅沟槽隔离双阱工双阱工艺非均匀沟道非均匀沟道掺杂 n+/p+两种硅两种硅栅极浅的源漏延伸区极浅的源漏延伸区硅化物自硅化物自对准准栅-源源-漏漏结构构多多层铜互互连50 1、浅沟槽隔离、浅沟槽隔离 常常规CMOSCMOS工工艺中的中的LOCOSLOCOS隔离的缺点隔离的缺点表面有表面有较大的不平整度大的不平整度 鸟嘴使嘴使实际有源区面有源区面积减小减小 高温氧化高温氧化热应力也会力也会对硅片造成硅片造成损伤和和变形形浅沟槽隔离的浅沟槽隔离的优势占用的面占用的面积小，有利于提高集成密度小，有利于提高集成密度 不会形成不会形成鸟嘴嘴 用用CVDCVD淀淀积绝缘层从而减少了高温从而减少了高温过程程 51 浅沟槽隔离（浅沟槽隔离（STISTI））光刻胶氮化硅（a）（b）（c）（d）52 STI抑制抑制窄沟效应窄沟效应53 2、外延双阱工艺、外延双阱工艺 常常规单阱阱CMOS工工艺，阱区，阱区浓度度较高，使阱内的高，使阱内的器件有器件有较大的大的衬偏系数和源、漏区偏系数和源、漏区pn结电容容采用外延双阱工采用外延双阱工艺的好的好处由于外延由于外延层电阻率很高，可以分阻率很高，可以分别根据根据NMOS和和PMOS性能性能优化要求化要求选择适当的适当的n阱和阱和p阱阱浓度度 做在阱内的器件可以减少受到做在阱内的器件可以减少受到α粒子粒子辐射的影响射的影响 外延外延衬底有助于抑制体硅底有助于抑制体硅CMOS中的寄生中的寄生闩锁效效应54 3 3 沟道区的逆向掺杂和环绕掺杂结构沟道区的逆向掺杂和环绕掺杂结构n沟道掺杂原子数的随机涨落引起器件阈值电压参数起伏，因此希望沟道表面低掺杂；体内需要高掺杂抑制穿通电流n逆向掺杂技术利用纵向非均匀衬底掺杂，抑制短沟穿通电流n环绕掺杂技术利用横向非均匀掺杂，在源漏区形成局部高掺杂区55 逆向掺杂逆向掺杂n逆向掺杂杂质分布n0.25um工艺100个NMOS器件阈值电压统计结果n器件阈值分布的标准差减小56 逆向掺杂：逆向掺杂： DeltaDelta沟道技沟道技术术nPMOS沟道区As离子注入nNMOS注硼，硼的氧化增强扩散效应影响杂质分布nDelta沟道技术可以获得较陡峭的纵向低－高掺杂分布57 横向沟道工程：横向沟道工程：HALOHALO掺杂结构掺杂结构n横向高掺杂区可以抑制源漏pn结耗尽区向沟道内的扩展，减小短沟效应nHalo结构可以利用大角度注入实现58 横向沟道工程：横向沟道工程： POCKETPOCKET掺杂结构掺杂结构59 4 4、、n n＋、＋、p p＋两种硅栅＋两种硅栅 在在CMOS电路中希望路中希望NMOS和和PMOS的性能的性能对称称，，这样有有利于利于获得最佳得最佳电路性能路性能 使使NMOS和和PMOS性能性能对称很重要的一点是使它称很重要的一点是使它们的的阈值电压绝对值基本相同基本相同 在同在同样条件下，如果条件下，如果NMOS和和PMOS都都选用用n+硅硅栅，，则PMOS的的负阈值电压绝对值要比要比NMOS的的阈值电压大很多大很多 PMOS采用采用p＋硅＋硅栅减小其减小其阈值电压的的绝对值，从而，从而获得得和和NMOS采用采用n＋硅＋硅栅对称的性能称的性能 60 5 5、、SDESDE结构结构 减小源漏区减小源漏区结深有利于抑制短深有利于抑制短沟效沟效应。
问题：问题：简单地减小源、漏区地减小源、漏区结深将使源、漏区寄生深将使源、漏区寄生电阻增大阻增大造成造成MOS晶体管性能退化晶体管性能退化!解决办法：解决办法：使用使用SDE结构，在构，在沟道两端形成极浅的源、漏延沟道两端形成极浅的源、漏延伸区伸区 61 SDESDE结深减小趋势结深减小趋势62 6、硅化物自对准结构、硅化物自对准结构 在在栅极两极两侧形成一定厚形成一定厚度的氧化硅或氮化硅度的氧化硅或氮化硅侧墙，然后淀，然后淀积难熔金属熔金属并和硅反并和硅反应形成硅化物形成硅化物作用：作用：减小多晶硅减小多晶硅线和和源、漏区的寄生源、漏区的寄生电阻；阻；减小金属减小金属连线与源、漏与源、漏区引区引线孔的接触孔的接触电阻阻硅化物同时淀积在栅电极上和暴露的源、漏区上，因此是自对准结构63 7、铜互连、铜互连 铜比比铝的的电阻率低阻率低40％左右用％左右用铜互互连代替代替铝互互连可以可以显著减小互著减小互连线的寄生的寄生电阻从而减小互阻从而减小互连线的的RC延延迟 铜易于易于扩散到硅中，会影响器件性能；散到硅中，会影响器件性能；铜还会会对加工加工设备造成造成污染，因此染，因此铜互互连不能用常不能用常规的淀的淀积和干法刻和干法刻蚀方法方法形成形成 铜互互连技技术特点：特点：显著减小互著减小互连线的寄生的寄生电阻阻与低与低k介介质材料材料结合减小寄生合减小寄生电容，提高容，提高电路性能路性能需要特殊的工需要特殊的工艺技技术：：“镶嵌嵌”（大（大马士革）技士革）技术和化和化学机械抛光技学机械抛光技术64 常规互连和镶嵌工艺比较常规互连和镶嵌工艺比较 氧化层光刻胶金属65 采用铜互连可以减少连线层采用铜互连可以减少连线层数数66 先进深亚微米先进深亚微米CMOSCMOS工工艺过程艺过程 67 先进深亚微米先进深亚微米CMOSCMOS工艺过工艺过程（续）程（续） 68 90nm CMOS90nm CMOS技术平台的主要技术平台的主要指标指标 参数参数一般器件一般器件低功耗器件低功耗器件低低阈值常常规阈值低低阈值常常规阈值电源电压VDD(V)1.01.01.21.2LG≤70≤90Tox(nm)1.62.1NMOS Ion(uA/um)640520540415NMOS Ioff(nA/um)1010.40.01NMOS JG(A/cm2)20.005PMOS Ion(uA/um)280215250170PMOS Ioff(nA/um)1010.40.01PMOS JG(A/cm2)10.00269 第6章 CMOS集成电路制造工艺6.1 CMOS工艺6.2 CMOS版图设计6.3 SOI工艺 违背版图设计规则的结违背版图设计规则的结果果71 6.2 CMOS版图设计版图设计规则代表了一种容差要求，这种容差要求可保证最高的成品率。
(1) 以λ为单位的设计规则ü版图设计中各种几何尺寸限制约定为λ的倍数；ü根据不同的工艺分辨率，给出相容的λ值；ü版图设计可以独立于工艺和实际尺寸图形形层次次设计规则内容内容几何尺寸要求几何尺寸要求n阱NW1－最小宽度10λNW2.1－等电位n阱最小间距6λNW2.2－不等电位n阱最小间距9λ有源区AA1－最小宽度3λAA2－最小间距3λAA3－n阱内p+有源区到n阱边界最小间距5λAA4－n阱外n+有源区与n阱最小间距5λ 6.2 CMOS版图设计(1) 以λ为单位的设计规则图形形层次次设计规则内容内容几何尺寸要求几何尺寸要求多晶硅GT1－最小宽度2λGT2－最小间距2λGT3－伸出有源区外的最小长度2λGT4－硅栅到有源区边界的最小距离3λGT5－与有源区的最小外间距1λ注入框SN1－最小宽度5λSN2－最小间距2λSN3－对有源区的最小覆盖2λ接触孔CT1×CT1－最小接触孔面积2λ×2λCT2－最小间距2λCT3－有源区或多晶硅对接触孔的最小覆盖1.5λCT4－有源区接触孔到多晶硅栅的最小间距2λCT5－多晶硅接触孔到有源区的最小间距2λCT6－金属对接触孔的最小覆盖1λ金属M1－最小线宽3λM2－最小间距3λ 6.2 CMOS版图设计(2) 以微米为单位的设计规则ü每个尺寸之间没有必然的比例关系，各尺寸之间可以独立选择；ü灵活性大，针对性强；通用性差。
图形形层次次设计规则内容内容几何尺寸要求几何尺寸要求n阱NW1－最小宽度0.6μmNW2－等电位n阱最小间距0.6μmNW3－不等电位n阱最小间距1.2μm有源区AA1－最小宽度0.15μmAA2－最小间距0.2μmAA3－n阱内p+有源区到阱边界最小间距0.3μmAA4－n阱外n+有源区与阱最小间距0.3μmAA5－n阱至阱外p+区的最小间隔0.3μmAA6－n阱至阱外n+区的最小间隔0.3μm 6.2 CMOS版图设计(2) 以微米为单位的设计规则图形形层次次设计规则内容内容几何尺寸要求几何尺寸要求多晶硅GT1－最小宽度0.13μmGT2－最小间距0.18μmGT3－伸出有源区外的最小长度0.18μmGT4－有源区外多晶硅与有源区边界的最小距离0.25μmGT5－有源区上多晶硅与有源区边界的最小距离0.20μmGT6－与有源区的最小外间距0.07μm注入框SN1－最小宽度0.3μmSN2－最小间距0.3μmSN3－对有源区的最小覆盖0.18μm接触孔CT1×CT1－最小面积0.16μm×0.16μmCT2－最小间距0.18μmCT3－有源区或多晶硅对接触孔的最小覆盖0.07μmCT4－有源区接触孔到多晶硅栅的最小间距0.1μmCT5－多晶硅接触孔到有源区的最小间距0.15μmCT6－金属对接触孔的最小覆盖0.05μm 6.2 CMOS版图设计(2) 以微米为单位的设计规则图形形层次次设计规则内容内容几何尺寸要求几何尺寸要求金属Mn1－最小线宽0.16μmMn2－最小间距0.18μm通孔Vn1×Vn1－最小面积0.18μm×0.18μmVn2－最小间距0.2μmVn3－金属对通孔的最小覆盖0.05μm压焊块PA1－最小面积60μm×60μmPA2－最小间距90μm 6.2 CMOS版图设计 6.2 CMOS版图设计四输入与门版图与版图设计规则所对应的相关尺寸版图设计完成后，需要进行设计规则检查(Design Rule Check，DRC)。
第6章 CMOS集成电路制造工艺6.1 CMOS工艺6.2 CMOS版图设计6.3 SOI工艺 2.3.2 SOI CMOS2.3.2 SOI CMOS基本工艺基本工艺SOI结构构SOI工工艺SOI优点点80 SOI CMOSSOI CMOS结构结构 1. 体区和衬底隔离体电位是浮空会引起浮体效应需专门设计体区和衬底隔离体电位是浮空会引起浮体效应需专门设计体区的引出端体区的引出端2. 2. 衬底相对沟道区也相当于一个衬底相对沟道区也相当于一个MOSMOS结构，因此也把结构，因此也把SOI MOSFET SOI MOSFET 的衬底又叫做背栅的衬底又叫做背栅, , 是五端器件是五端器件 81 SOI MOSFETSOI MOSFET的性能的性能 厚膜器件厚膜器件tsi>2xdm背栅对MOSFET性能基本没有影响，性能基本没有影响，和体硅和体硅MOS器件基本相同器件基本相同 薄膜器件薄膜器件 tsi
立体集成89 SOISOI技技术实现术实现三维立三维立体集成体集成 90 SOI CMOSSOI CMOS反相器结构反相器结构91 SOI SOI 与体硅与体硅CMOSCMOS性能比较性能比较92 。