DDR的上拉电,阻以及上拉电,平作用(2012-05-1611:48)标签:电阻分类：电路第一，时序由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路，在时序计算上有很大不同DDR之所以双沿触发，其实是在芯片内部做了时钟的倍频，对外看起来，数据地址速率和时钟一样为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以DDR上要求时序同步的是DQ和DQS之间，而不是一般数据和时钟之间另外，一般信号在测试最大和最小飞行时间Tflight时，使用的是信号沿通过测试电平Vmeas与低判决门限Vinl和和高门限Vinh之间来计算,为保证足够的setuptime和holdtime，控制飞行时间，对信号本身沿速度不作考虑而DDR由于电平低，只取一个中间电平Vref做测试电平，在计算setuptime和holdtime时，还要考量信号变化沿速率slewrate,在计算setuptime和holdtime时要加上额外的slewrate的补偿这个补偿值，在DDR专门的规范或者芯片资料中都有介绍第二，匹配DRR采用SSTL电平，这个特殊buffer要求外接电路提供上拉，值为30〜50ohm，电平VTT为高电平一半。
这个上拉会提供buffer工作的直流电流，所以电流很大此外，为了抑制反射，还需要传输线阻抗匹配，串连电阻匹配这样的结果就是，在DDR的数据信号上，两端各有10〜22ohm的串连电阻，靠近DDR端一个上拉；地址信号上，发射端一个串连电阻，靠近DDR端一个上拉第三，电源完整性DDR由于电平摆幅小(如SSTL2为2.5V，SSTL1为1.8V)，对参考电压稳定度要求很高，特别是Vref和VTT,提供DDR时钟的芯片内部也常常使用模拟锁相环，对参考电源要求很高；由于VTT提供大电流，要求电源阻抗足够低，电源引线电感足够小；此外，DDR同步工作的信号多，速度快，同步开关噪声比较严重，合理的电源分配和良好的去耦电路十分必要。