第三章 模拟电子技术实验817、数字电路虚拟实验举例实验 15A 集成门电路一、实验目的1．熟悉集成门电路 74LS00 、 74LS86 的逻辑功能及测试方法2．初步了解门电路的应用二、实验器材集成与非门 7400、集成异或门 7486（在 EVAL 库中；时钟信号源（在 SOURCE 库中）三、实验内容及步骤1．测与非门的逻辑功能（ 1）从器件库中调出 7400 的一个与非门，在与非门的两个输入端各加一个时钟信号源，设置好输入输出节点名，如图 15A.1 所示 2）给时钟信号源设置参数： A 输入端时钟信号源 DSTM1 的参数设置为 OFFTIME=1us（即低电平时间为 1 s）， ONTIME=1us击时钟信号源，屏幕上出现参数设置框，在键入 1us（即高电平时间为OFFTIME 栏中键入1 s ）设置方法为：双1us，在 ONTIME 栏中用同样的方法将B 输入端时钟信号源DSTM2的参数设置为OFFTIME =0.5us，ONTIME=0.5us 3）选择瞬态分析分析时间范围： 0～ 5us，时间步长： 0.01us 4）运行 Pspice 后，查看分析结果。
在 Probe 窗口中，执行 Trace/Add Trace依次点选择 B、 A、 L ，即可看到输入输出波形如图 15A.1 所示命令，82 电子电路实验与虚拟技术DSTM1CLKA13LDSTM22B7400CLKBAL0s 1.0us 2.0us 3.0us 4.0us 5.0usTime图 15A.1 与非门及输入输出波形2．实现其他逻辑功能（ 1）实现与门：按图 15A.2 绘制电路，时钟信号源参数设置同上重复上述分析过程，查看分析结果如图 15A.2 所示CLKCLKBALA1346LB25740074000s 1.0us 2.0us 3.0us 4.0us 5.0usTime图 15A.2 与非门组成的与门（ 2）实现或门：按图 15A.3 绘制电路，时钟信号源参数设置同上重复上述分析过程，查看分析结果如图 15A.3 所示CLKCLKBALA132740098L107400B46574000s 1.0us 2.0us 3.0us 4.0us 5.0usTime第三章 模拟电子技术实验83图 15A.3 与非门组成的或门3．用 7400 设计组合逻辑电路用 7400 设计一个能实现真值表 15A.3 功能的组合逻辑电路。
表 15A.3真值表输入输出ABCL00000010010101101000101011011111用卡诺图写出该电路的最简与非表达式为：L AB BC用 7400 组成电路及分析结果如图 15A.4 所示4．测异或门的逻辑功能（ 1）从器件库中调出 7486 的一个异或门，按照内容 1“测与非门的逻辑功能”的步骤进行测试，测试结果如图 15A.5 所示CLKCLKCLKA13B740021213C 4986740074001057400 11 LCBAL0s 1.0us 2.0us 3.0us 4.0us 5.0us 6.0usTime84 电子电路实验与虚拟技术图 15A.4 实现真值表 17A.3 功能的组合逻辑电路及波形（ 2）观察异或门对脉冲的控制作用① 在异或门的 A 输入端加脉冲信号，将 B 输入端接高电平高电平符号的取用方法为：执行 Place/Groud 命令，在 SOURCE 库中取“ $D-HI ”符号，放置方法同放置元器件进行瞬态分析，察看输入输出波形如图 15A.6 所示CLKCLKBALA13LB748620s 1.0us 2.0us 3.0us 4.0us 5.0usTime图 15A.5 异或门及输入输出波形CLKHIA13LB74862BAL0s1.0us2.0us3.0us4.0us5.0usTime图 15A.6 异或门对脉冲的控制作用② 在异或门的 A 输入端加脉冲信号，将 B 输入端接低电平。
低电平符号的取用方法同上，在 SOURCE 库中取“ $D-LO ”符号进行瞬态分析，察看输入输出波形四、实验报告1．保存并打印出实验电路及各实验数据及波形图2．总结异或门对脉冲的控制作用第三章 模拟电子技术实验85五、思考题1． TTL 和 CMOS 电路多余输入端应如何处理 ?2．各门的输出端是否可以连起来用，以实现“线与”？如果想实现“线与”应用什么门电路？实验 16A 半加器与全加器一、实验目的1．验证半加器、全加器的逻辑功能2．学习集成全加器的测试方法及使用方法二、实验器材集成与非门 7400、集成异或门 7486、集成加法器 7482（在 EVAL 库中）；时钟信号源（在 SOURCE 库中）三、实验内容及步骤1．异或门和与非门组成的半加器（ 1）从器件库中调出7400 的两个与非门和7486 的一个异或门组成半加器在半加器两个输入端各加一个时钟信号源，设置好输入输出节点名，如图16A.1 所示DSTM1CLKA174863SDSTM22CLKB11346C2574007400图 16A.1 半加器电路（ 2）给时钟信号源设置参数： A 输入端时钟信号源 DSTM1 的参数设置为 OFFTIME=1ms（即低电平时间为 1ms）， ONTIME=1ms 双击时钟信号源，屏幕上出现参数设置框，在（即高电平时间为OFFTIME 栏中键入1ms ）。
设置方法为：1ms，在 ONTIME 栏86 电子电路实验与虚拟技术中键入 1ms用同样的方法将 B 输入端时钟信号源 DSTM2 的参数设置为 OFFTIME =0.5ms，ONTIME=0.5ms 3）选择瞬态分析分析时间范围： 0～ 5ms，时间步长： 0.01ms 4）运行 Pspice 后，查看分析结果在 Probe 窗口中，执行 Trace/Add Trace 命令，依次点选择 B、 A、S、C，即可看到输入输出波形如图 16A.2 所示BASC0s 1.0ms 2.0ms 3.0ms 4.0ms 5.0msTime图 16A.2 半加器输入输出波形2．异或门和与非门组成的全加器（ 1）按图 16A.3 组成全加器电路在全加器的三个输入端各加一个时钟信号源CLKCLKCLKAiBiCi-117486 32 46 Si5 7486465 7400 98 Ci10 7400132 7400图 16A.3 全加器电路（ 2）给时钟信号源设置参数 Ai 为：OFFTIME =2ms，ONTIME =2ms；Bi 为 OFFTIME =1ms， ONTIME =1ms； Ci-1 为 OFFTIME =0.5 ms，ONTIME =0.5 ms。
3）进行瞬态分析后，即可看到输入输出波形如图 16A.4 所示Ci-1BiAiSiCi0s 1.0ms 2.0ms 3.0ms 4.0ms 5.0msTime图 16A.4 全加器输入输出波形第三章 模拟电子技术实验87可见电路中出现了“竞争冒险” ，在输出端 Si 产生了两个很窄的干扰脉冲 4）消除“竞争冒险” ： 在输出端 Si 并一小电容 C=20pF，重复以上步骤，输出波形如图 16A.5 所示Ci-1BiAiCi4.0V2.0V0V0s 1.0ms 2.0ms 3.0ms 4.0ms 5.0ms V(Si)Time图 16A.5消除“竞争冒险”后的输入输出波形3．集成加法器 7482（ 1）从器件库调出 2 位的集成加法器 7482 ，如图 16A.6 所示 2）执行 Pspice/ Marke 命令，在 3 个输出端分别放置电压标示符“ Voltage Level ” 3）在输入端按照表 16A.1 加入高低电平（注意高低电平的设置要从 SOURCE 库中取“ $D。