JTAG的引脚定义与各种JTAG的引脚序号与引脚名的对应关系JTAG有10pin的、14pin的和20pin的，尽管引脚数和引脚的排列顺序不同，但是其中有一些引脚是一样 的，各个引脚的定义如下一、引脚定义Test Clock Input (TCK) 强制要求 1TCK在IEEE 1149.1标准里是强制要求的TCK为TAP的操作提供了一 个独立的、基本的时钟信号， TAP 的所有操作都是通过这个时钟信号来 驱动的Test Mode Selection Input (TMS) 强制要求 2TMS 信号在 TCK 的上升沿有效 TMS 在 IEEE 1149.1 标准里是强制要求 的 TMS 信号用来控制 TAP 状态机的转换通过 TMS 信号，可以控制 TAP 在不同的状态间相互转换Test Data Input (TDI) 强制要求 3TDI 在 IEEE 1149.1 标准里是强制要求的 TDI 是数据输入的接口所有 要输入到特定寄存器的数据都是通过 TDI 接口一位一位串行输入的(由 TCK 驱动)Test Data Output (TDO) 强制要求 4TDO 在 IEEE 1149.1 标准里是强制要求的。
TDO 是数据输出的接口所 有要从特定的寄存器中输出的数据都是通过 TDO 接口一位一位串行输出 的(由 TCK 驱动)Test Reset Input (TRST) 可选项 1这个信号接口在 IEEE 1149.1标准里是可选的 ，并不是强制要求的 TRST 可以用来对 TAP Controller 进行复位(初始化)因为通过 TMS 也可以 对TAP Controll进行复位(初始化)所以有四线JTAG与五线JTAG之分VTREF) 强制要求 5接口信号电平参考电压一般直接连接 Vsupply 这个可以用来确定 ARM 的 JTAG 接 口使用的逻辑电平(比如 3.3V 还是 5.0V? )Return Test Clock ( RTCK) 可选项 2可选项， 由目标端反馈给仿真器的时钟信号 ,用来同步 TCK 信号的产生 ,不使用时直 接接地System Reset ( nSRST)---可- 选项 3可选项,与目标板上的系统复位信号相连，可以直接对目标系统复位同时 可以检测目标系统的复位情况，为了防止误触发应在目标端加上适当的上 拉电阻USER IN用户自定义输入。
可以接到一个10上，用来接受上位机的控制 USER OUT用户自定义输出可以接到一个I0上，用来向上位机的反馈一个状态 由于JTAG经常使用排线连接，为了增强抗干扰能力，在每条信号线间加上地线就出现 了这种20针的接口但事实上， RTCK、USER IN、USER OUT 一般都不使用，于是还有 一种14针的接口对于实际开发应用来说，由于实验室电源稳定，电磁环境较好，干扰不 大二、20pin、14pin及10pin JTAG的引脚名称与序号对应关系最初制定的20脚的Jtag头，管脚序号与信号的对应关系如下:20 Put JTAG PiiiOutFunctionPmFunction厂TRST~GND3TDO4・GND|5TDIGND厂TMS~GNPATCK10GND11VPP_ETTGND13AJW百GNP莎User 0ITGND17Rdy/BsyGND19User 120~Vcc值得注意的是，不同的IC公司会自己定义自家产品专属的 Jtag头，来下载或调 试程序下面是两大FPGA供应商Altera和Xilinx各自下载线的Jtag头的管脚 图：Xilinx的Cable IV下载线14脚的Jtag头管脚图:14 Phi Xilinx C1^ble IVPm(FiinctionPinFunction1VGNP ：2YREF !ilHGNB4 ；TMS5GND 16…1TCK£…IGND |8.1TDO\9 .GNBTDI J回GNLNC」13GNB 114|ncAltera的ByteBlast-ll下载线的Jtag头管脚图:10 Phi 曲ByteElastei IIPinFunctionPinFunctionTCK2 jGNDi3TDO4Power5TMS6NC J7NC8 1NC」9TDI10；GND不代表所有的厂商都注意：上述贴图中的JTAG的信号排列仅代表厂商的做法, 是如此规定的。
嵌入式系统中常用的20pin和10pin JTAG的信号排列如下:vcc3 ”GNDIM5 &GNDnis1 &伽3 10RTCK11 12捌mo13 11GND1i IS伽NCn isGNONCu 1：G®vccTDI郦IDOVCCGl®G®GNDGNDGNO 僦H需要说明的是，上述 Jtag头的管脚名称是对 上的TDI脚相连，而不是表示数据从该脚进入IC而言的例如 TDI脚，表示该脚应该与download cable。
