复习：一. 基本概念—第1、2、3、4、5章1) 摩尔定理：摩尔定律是由英特尔创始人之一戈登·摩尔提出来的其内容为：集成电路上可容纳的电晶体数目，约每隔24个月便会增加一倍；经常被引用的“18个月”是由英特尔首席执行官David House所说：预计18个月会将芯片的性能提高一倍（即更多的晶体管使其更快）简单说：硅集成电路按照4年为一代，每代的芯片集成度要翻两番、工艺线宽约缩小30%，IC工作速度提高1.5倍等发展规律发展2) 设计规则；要设计一款集成电路，首先要确定它可以实现什么样的功能、具有什么样的性能，同时为了产品的市场推广并保证制造厂商的投资回报，还必须控制制造成本集成电路的设计简单地说就是一个将抽象的产品设计要求（如预期的功能和性能要求）转化成特定元器件的组合，最终在硅片上实现的过程 (1)芯片面积——越小越好这是因为如果一块集成电路裸片（封装之前的芯片）的面积越小，那么在一块晶圆片上可以获得的芯片数就会越多对于同样的工艺过程，获得芯片的片数越多，就意味着可以降低芯片的成本 (2)电路性能——越高越好 这里所说的电路性能，主要是指运行速度集成电路的速度通常是用它能够达到的最高频率来进行衡量的，当一块集成电路可以达到的运行频率越高，那么它在一定的时间内可以完成的任务就越多，性能就越高。
(3)芯片功耗——越低越好功耗反映在单位时间里芯片会消耗掉多少电能量，集成电路的功耗越低，由它构建的电子产品越节能，越符合绿色环保要求，产品竞争力就越强特别是移动电子设备（例如、笔记本电脑等），功耗越低就意味着其电池的使用时间就越长，对使用者越方便 (4)可制造性——越优越好 有关可制造性设计(DFM-DFX)对于集成电路设计的必要性和重要性，在第2章中已经做了介绍值得注意的是，现代集成电路设计，已经进入亚微米/纳米尺寸，从0.18μm披术节点开始，半导体制造工艺中广泛采用了所谓“亚波长光刻”技术在该种技术下生产的集成电路特征尺寸小于光源波长亚波长光刻的使用，导致掩模图形和硅片表面实际印刷图形之间不再一致版图图形转移过程中的失真，将会影响最后产品的性能参数，并降低集成电路的成品率在这种情况下可制造性设计的复杂性与日俱增，对集成电路产品成本控制越来越重要 除上述4点外，在现代集成电路设计中还需要考虑其他诸多因素，比如说抗电磁干扰能力、片内信号是不是能够准确地传输、易用性等因此，集成电路设计是一项庞大而繁杂的工程，既要求从业者具有多学科的综合能力，又要有团队合作精神。
一块优秀的集成电路设计，需要有许多杰出的工程师通力合作才能完成 如上所述，我们总是希望设计出来的集成电路能够具有更小的面积、更高的速度、更低的功耗和更优的工艺性但是，在实际的设计过程中，工程师们很难同时实现这4个目标，这是因为面积、速度、功耗和工艺性这几种因素通常会相互制约：为了实现更低的功耗，常常会导致速度不得不变慢；而当我们想要提高速度的时候，却会引起功耗增大等因此在设计中需要统筹兼顾，寻找最优的“平衡点”. 在具体产品设计时，由于产品性质和要求不同，众多要求指标中必然有一个主要矛盾例如更侧重功耗和体积，希望电池使用时间长、体积小巧，那么设计里的芯片时，工程师们需重点考虑的就是如何实现更小的面积和更低的功耗这两个目标，而将速度放在次要的位置而对于计算机的CPU/GPU芯片来说，芯片需耍处理海量的数据，因此速度是其最重要的性能要求，但速度提高会带来功耗的增加因此，设计中要针对芯片的具体应用抓主要矛盾，牺牲其他次要因素，进行选择和优化 这种在集成电路设计中统筹兼顾与抓主要矛盾的原则，其实在其他设计中也会遇到，工程界有人也称其为“折中原则”特征尺寸：即CPU表面电路的特征线宽，我们常说的130nm制程、90nm制程指的就是CPU的特征尺寸。
特征尺寸越小，单位面积内的晶体管集成度就越高在微电子学中，特征尺寸通常指集成电路中半导体器件的最小尺寸，如MOS管的栅长，特征尺寸是衡量集成电路设计和制造水平的重要尺度，特征尺寸越小，芯片的集成度越高，速度越快，性能越好3) ASIC：ASIC被认为是一种为专门目的而设计的集成电路是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点 IC：集成电路（integrated circuit）是一种微型电子器件或部件（新型半导体器件）采用一定的工艺（经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺），把一个电路中所需的晶体管、二极管、电阻、电容和电感等有源元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构简单说： 集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个外壳内，执行特定电路或系统功能。
4) 氧化：狭义地，氧元素与其他的物质元素发生的化学反应，称其为氧化，也是一种重要的化工单元过程 广义的氧化，指物质失电子（氧化数升高）的过程 用化学反应腐蚀掉一层金属表面光刻 是一种图形复印和化学腐蚀相结合精密表面加工技术扩散 将所需的物质，以一定的方式掺入到半导体基片规定的区域内，并达到规定的数量和符合要求的分布；淀积 化学气相淀积：把含有构成薄膜元素的气态反应剂的气态反应剂或者液态反应剂蒸汽，以合理的流速引入反应室，并以某种方式激活后在衬底表面发生化学反应并在淀积成膜的一种方法5) 深亚微米集成电路 通常把0.35-0.8μm及其以下称为亚微米级，0.25um及其以下称为深亚微米，0.05um及其以下称为纳米级深亚微米制造的关键技术主要包括紫外光刻技术、等离子体刻蚀技术、离子注入技术、铜互连技术（不是同互连）等目前，国际上集成电路的主流生产工艺技术为0.032μm-0.045μm 6) CIF格式：是常用的标准化图像格式（Common Intermediate Format）；GDSП格式；GDS II流格式，常见的缩写GDSII，是一个数据库文件格式，它是事实上的行业标准进行数据交换集成的电路或IC布局原图。
它是一个二进制文件格式代表平面的几何形状，文本标签和其他信息以分层的形式布局这些数据可以被用来重建全部或部分的艺术作品中使用的共享布局，将不同的工具之间的艺术品，或者创建的光掩模7) DRC 版图设计规则的验证 ;设计规则是版图中各种图形尺寸的规范一般设计规则是以器件的特征尺寸（如MOS电路中器件的栅长）为基准，根据制造工艺水平（图形横向的加工误差和光刻的对中误差）及某些其它考虑，制定出的一整套关于各掩膜相关层上图形自身尺寸及图形间相对尺寸的许可范围设计规则检查，则是检查版图中各掩膜相关层上图形的各种尺寸，保证无一违反预订的设计规则设计规则的范围很宽，项目极其繁杂，但其中大部分规则是关于图形边与边之距离的规范 ERC 电学规则检查 查出有无器件悬空或者短接错误; LPE 版图参数提取 从生成的版图中提取关键参数，例如CMOS的长宽比、耦合电容等另外可以获得电路的逻辑门延迟和连线延迟参数，从而进行更精确的仿真; LVS版图与电路一致性检查 在做电学验证之前，需对版图作必要的注释，选择某些点进行命名最主要的（也是最起码的）是指出电源、地及各输入、输出端口（对于芯片则是压焊块）的名称。
这些名称应同将与版图作一致性检查的电路中相应节点的名称一致可以在版图上各种有关节点图形的位置上标注相关名称的文字，也可把各个名称列在一个文件中，每个名称后注明此名称所对应图形内某点在版图中坐标值这些名称因同电路上特定节点相联系，故称节点名 LVS是把从版图中根据器件与节点识别提取出的电路同原设计的电路进行对比检查，要求二者在结构上达到一致；集成电路版图一个简单的CMOS运算放大器的模拟集成电路版图（输入端位于左边，补偿电容位于右边）图中蓝色部分为金属层，而绿色和棕色部分为N型和P型掺杂的半导体，红色部分为多晶硅，交叉阴影区为电路的连线集成电路版图（英语：integrated circuit layout），是真实集成电路物理情况的平面几何形状描述集成电路版图是集成电路设计中最底层步骤物理设计的成果，物理设计通过布局、布线技术将逻辑综合的成果——门级的网表转换成物理版图文件，这个文件包含了各个硬件单元在芯片上的形状、面积和位置信息[1]:3版图设计的结果必须遵守制造工艺、时序、面积、功耗等的约束[2]:2版图设计是借助电子设计自动化工具来完成的集成电路版图完成后，整个集成电路设计流程基本结束。
随后，半导体加工厂会接收版图文件，利用具体的半导体器件制造技术，来制造实际的硬件电路如果以标准的工业流程进行集成电路制造，即化学、热学以及一些与光刻有关的变量可以得到精确控制，那么最终制造出的集成电路的行为在很大程度上取决于不同“几何形状”之间的相互连接以及位置决定集成电路布局工程师的工作是将组成集成电路芯片的所有组件安置和连接起来，并符合预先的技术要求通常这些技术要求包括性能、尺寸和制造可行性在版图图形中，不同颜色图形形状可以分别代表金属、二氧化硅或组成集成电路组件的其他半导体层同时，版图可以提供导体、隔离层、接触、通孔、掺杂注入层等方面的信息[2]:22生成的版图必须经过一系列被称为物理验证的检查流程设计人员必须使版图满足制造工艺、设计流程和电路性能三方面带来的约束条件其中，制造工艺往往要求电路符合最小线宽等工艺限制，而功率耗费、占用面积也是考虑的因素验证流程中最常见的是分为：[3][4]· 设计规则检查（design rule checking, DRC）[5]：通常会对宽度、间距、面积等进行检验· 版图与电路图一致性检查（layout versus schematic, LVS）[6]：将原始电路图的网表与版图中提取出来的电路图的网表加以比较。
· 版图参数提取：从生成的版图中提取关键参数，例如CMOS的长宽比、耦合电容等另外可以获得电路的逻辑门延迟和连线延迟参数，从而进行更精确的仿真[1]:127· 电学规则检查：检查是否存在通路、短路、孤立节点等情况在所有的验证完成之后，，版图数据会转换到一种在工业界通用的标准格式，通常是GDSII格式，然后它会被送到半导体硬件厂商进行制造这一数据传送过程被称为下线，这一术语源于这些数据以往是通过磁带运输到工厂的半导体硬件厂商进一步将标准格式的数据转换成另一种格式，并用它来生产用于进行半导体器件制造中光刻步骤的掩膜等精密规格的器材在集成电路发展的早期，集成电路的复杂程度较低，因此设计任务也没如今那么困难，其版图设计主要依靠人工在不透明的磁带和胶片上完成，这在一定程度上类似人们使用印刷电路板来完成中小型电路的设计现代超大规模集成电路的版图设计通常需要在集成电路版图编辑器等软件的辅助下完成，大多数复杂的步骤都可以使用电子设计自动化工具代替人工劳动，包括布局、布线工具等，但是工程师也必须掌握操作这些软件的技术整个有关版图的物理设计、仿真往往涉及了大量文件格式随着计算机功能的不断强化，自动化集成电路版图工具软件也不断发展，诸如Synopsys、Mentor Graphics、Cadence、Compass和Daisy等公司的产品占据了相当的市场份额。
[2]:18) PN 结 采用不同的掺杂工艺，通过扩散作用，将P型半导体与N型半导体制作在同一块半导。