本文格式为Word版，下载可任意编辑16位超前进位加法器实验报告 电子与信息工程学院电子科学与技术专业 集成电路设计 __________________________________________________________________________________ 测验名称：十六位超前进位加法器 一、测验目的 设计、验证并优化16位超前进位加法器的规律功能 二、测验原理 1、1位全加器原理 全加器的求和输出信号和进位信号，定义为输入变量A、B、C的两种组合布尔函数： 求和输出信号 = A ⊕ B ⊕ C 进位信号 = AB + AC + BC 实现这两个函数的门级电路如下图并不是单独实现这两个函数，而是用进位信号来产生求和输出信号这样可以裁减电路的繁杂度，因此节省了芯片面积 上述全加器电路可以用作一般的n位二进制加法器的根本组合模块，它允许两个n位的二进制数作为输入，在输出端产生二进制和最简朴的n位加法器可由全加器串联构成，这里每级加法器实现两位加法运算，产生相应求和位，再将进位输出传到下一级。
这样串联的加法器布局称为并行加法器，但其整体速度明显受限于进位链中进位信号的延迟因此，为了能够裁减从最低有效位到最高有效位的最坏处境进位传播延时，最终选择的电路是十六位超前加法器 2、超前进位加法器原理 超前进位加法器的布局如下图超前进位加法器的每一位由一个提升型全加器产生一个进位信号gi和一个进位传播信号pi，其中全加器的输入为Ai和Bi，产生的等式为： 电子与信息工程学院电子科学与技术专业 集成电路设计 __________________________________________________________________________________ 提升的全加器的进位输出可由一个进位信号和一个进位传输信号计算得出，因此进位信号可改写为： 式中可以看出，当gi = 1(Ai = Bi = 1)时，产生进位；当pi = 1(Ai =1或Bi = 1)时，传输进位输入，这两种处境都使得进位输出是1近似可以得到i+2和i+3级的进位输出如下： 下图为一个四位超前进位加法器的布局图。
信号经过pi和gi产生一级时延，经过计算C产生一级时延，那么A，B输入一旦产生，首先经过两级时延算出第1轮进位值C’不过这个值是不正确的C’再次送入加法器，举行第2轮2级时延的计算，算出第2轮进位值C，这一次是正确的进位值这里的4个4位超前进位加法器仍是串行的，所以一次计算经过4级加法器，一级加法器有2级时延，因此1次计算一共经过8级时延，相比串行加法器里的16级时延，速度提高好多 三、测验过程和结果 1、1位提升型全加器 （1）1位提升型全加器电路 将原始的一位全加器举行提升，使其产生一个进位信号gi和一个进位传播信号pi，其中全加器的输入为Ai和Bi，得到如下电路图 电子与信息工程学院电子科学与技术专业 集成电路设计 __________________________________________________________________________________ （2）1位提升型全加器规律验证 在cadence中将导出提升型1位全加器的cdl文件，并编写1bit.sp文件用Hspice举行仿真验证。
仿真结果如下图所示，输入信号a、b、c都为脉冲信号，即下图中第一条和其次条曲线，输出信号s为第三条曲线，由图像可知规律功能正确，说明提升型一位全加器电路规律没有问题 2、4位超前进位加法器 （1）4位超前进位加法器电路 电子与信息工程学院电子科学与技术专业 集成电路设计 __________________________________________________________________________________ 将1位提升型全加器连接成如下图的4位超前进位加法器，其中电路内部每一个进位信号不是进位传播得到，而使用进位信号和进位传播信号同时计算得到 （2）4位超前进位加法器规律验证 在cadence中将导出4位超前进位加法器的cdl文件，并编写4bit.sp文件用Hspice举行仿真验证仿真结果如下图 在sp文件中对B0,B1,B2,B3都输入5V高电平，对A1,A2,A3输入0V低电平，其中A0,C0输入脉冲信号，这样最终的结果S0,S1,S2,S3会跟随A0脉冲信号的变化而发生变化。
由下图可知输出信号S的各个位规律功能正确 3、16位超前进位加法器 （1）16位超前进位加法器电路 电子与信息工程学院电子科学与技术专业 集成电路设计 __________________________________________________________________________________ 将4位超前进位加法器连接成如下图的16位超前进位加法器，加法器之间为并行连接，前一个4位超前进位加法器的进位输送到下一级 （2）16位超前进位加法器电路规律验证 在cadence中导出16位超前进位加法器的cdl文件，并编写16bit.sp文件用Hspice举行仿真验证仿真结果如下图 在sp文件中对B0,B1,B2,B3,B4,B5,B6,B7,B8,B9,B10,B11,B12,B13,B14,B15都输入5V高电平，对A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15输入0V低电平，其中A0,C0输入脉冲信号，这样输出的结果S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13, S14,S15和进位信号C会跟随A0脉冲信号的变化而发生变化。
由下图可知输出信号S的各个位规律功能正确但是存在较大的延时，经过测量可知延时为8.294ns — 6 —。