Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Company Logo,LOGO,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Company Logo,毕设题目：基于,FPGA,的频率测量计的设计,班级：,学生：,学号：,背景介绍,1.FPGA,设计 用软件 根据功能要求直接定义硬件 克服了单片机程序周期耗时的硬件限制，有更加快速的信号跟随处理速度,2.,同时由于,FPGA,模块化设计，设计灵活，便于大规模集成设计目标,1.,用,FPGA,为设计平台，设计一款频率计,0100MHz,，标准频率为,50MHz,2.,采用硬件,VHDL,描述语言编写，,Quartus II,软件编译下载,3.,杭州康芯公司,FPGA,芯片（型号为,CycloneEP3C40Q240,）,基本原理,频率：周期性信号在单位时间,(1,秒,),内变化的次数。
采用直接测频法：闸门时间为,1,秒，信号跳变的次数进行计数,F=N/T,整体结构设计,底层模块化设计,分频模块,1 to25000000,计数翻转,当,VHDL,文本编译成功后，,Files Create symbol files,for current file,生成对应的实体,模块图，用于顶层设计,调用，混合输入,替代例化步骤,闸门控制器,是计数器 时间闸门打开、计数清零，锁存器 数据锁存,时序协调分配中枢,计数器,100MHz,的测量范围,十进制计数需要,8,位 先设计单个,10,进制数实体 再八个进行级联,锁存器 使数据显示更加平稳减少因计数或清零造成的数据抖动,数据的传送覆盖,4,位级联,顶层设计,建立顶层工程,将底层模块及,VHDL,文件加入,由于底层模块的功能的独立性,可以如同普通器件一样直接连接构成硬件电路,管脚定义下载,实物展示,谢谢,。