FPGA设计流程指南前言 本部门所担当的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证编写本流程的目的是：l 在于规范整个设计流程，实现开发的合理性、一样性、高效性l 形成风格良好和完整的文档l 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺当移植l 便于新员工快速驾驭本部门FPGA的设计流程由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为 modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的目 录1. 基于HDL的FPGA设计流程概述 11.1 设计流程图 11.2 关键步骤的实现 21.2.1 功能仿真 21.2.2 逻辑综合 21.2.3 前仿真 31.2.4 布局布线 31.2.5 后仿真（时序仿真） 42. Verilog HDL设计 42.1 编程风格（Coding Style）要求 42.1.1 文件 42.1.2 大小写 52.1.3 标识符 52.1.4 参数化设计 52.1.5 空行和空格 52.1.6 对齐和缩进 52.1.7 注释 52.1.8 参考C语言的资料 52.1.9 可视化设计方法 62.2 可综合设计 62.3 设计书目 63. 逻辑仿真 63.1 测试程序（test bench） 73.2 运用预编译库 74. 逻辑综合 84.1 逻辑综合的一些原则 84.1.1 关于LeonardoSpectrum 84.1.1 大规模设计的综合 84.1.3 必需重视工具产生的警告信息 84.2 调用模块的黑盒子（Black box）方法 8参考 10修订纪录 101. 基于HDL的FPGA设计流程概述1.1 设计流程图（1）设计定义（2）HDL实现逻辑仿真器（3）功能仿真逻辑综合器（4）逻辑综合逻辑仿真器（5）前仿真FPGA厂家工具（6）布局布线（8）静态时序分析逻辑仿真器（7）后仿真（9）在系统测试说明：l 逻辑仿真器主要指modelsim，Verilog-XL等。
l 逻辑综合器主要指LeonardoSpectrum、Synplify、FPGA Express/FPGA Compiler等l FPGA厂家工具指的是如Altera的Max+PlusII、QuartusII，Xilinx的Foundation、Alliance、ISE4.1等1.2 关键步骤的实现1.2.1 功能仿真RTL代码调用模块的行为仿真模型测试程序（test bench）测试数据逻辑仿真器说明： “调用模块的行为仿真模型”指的是RTL代码中引用的由厂家供应的宏模块/IP，如Altera 供应的LPM库中的乘法器、存储器等部件的行为模型1.2.2 逻辑综合设置综合目标和约束条件调用模块的黑盒子接口RTL代码逻辑综合器HDL网表（netlist）EDIF网表（netlist）说明：“调用模块的黑盒子接口”的导入，是由于RTL代码调用了一些外部模块，而这些外部模块不能被综合或无需综合，但逻辑综合器须要其接口的定义来检查逻辑并保留这些模块的接口1.2.3 前仿真逻辑综合器调用模块的行为仿真模型测试数据测试程序（test bench）HDL网表（netlist）逻辑仿真器说明： 一般来说，对FPGA设计这一步可以跳过不做，但可用于debug综合有无问题。
1.2.4 布局布线逻辑综合器设置布局布线约束条件FPGA厂家工具EDIF网表（netlist）调用模块的综合模型SDF文件（标准延时格式）HDL网表（netlist）下载/编程文件1.2.5 后仿真（时序仿真）测试数据SDF文件（标准延时格式）FPGA基本单元仿真模型测试程序（test bench）FPGA厂家工具HDL网表（netlist）逻辑仿真器2. Verilog HDL设计 基于将来设计转向ASIC的便利，本部门的设计统一接受Verilog HDL，但针对混合设计和混合仿真的趋势，全部开发人员也应能读懂VHDLVerilog HDL的学习可参考[1][2]2.1 编程风格（Coding Style）要求2.1.1 文件（1） 每个模块（module）一般应存在于单独的源文件中，通常源文件名与所包含模块名相同2） 每个设计文件开头应包含如下注释内容：l 年份及公司名称l 作者l 文件名l 所属项目l 顶层模块l 模块名称及其描述l 修改纪录请参考标准示例程序[3]2.1.2 大小写（1） 如无特殊须要，模块名和信号名一律接受小写字母2） 为醒目起见，常数（`define定义）/参数（parameter定义）接受大写字母。
2.1.3 标识符（1） 标识符接受传统C语言的命名方法，即在单词之间以“_”分开，如：max_delay、data_size等等2） 接受有意义的、能反映对象特征、作用和性质的单词命名标识符，以增加程序的可读性3） 为避开标识符过于冗长，对较长单词的应当接受适当的缩写形式，如用‘buff’代替‘buffer’，‘ena’代替‘enable’，‘addr’代替‘address’等2.1.4 参数化设计 为了源代码的可读性和可移植性起见，不要在程序中干脆写特定数值，尽可能接受`define语句或paramater语句定义常数或参数2.1.5 空行和空格（1） 适当地在代码的不同部分中插入空行，避开因程序拥挤不利阅读2） 在表达式中插入空格，避开代码拥挤，包括：赋值符号两边要有空格；双目运算符两边要有空格；单目运算符和操作数之间可没有空格，示例如下：a <= b;c <= a + b;if (a == b) then ...a <= ~a & c;2.1.6 对齐和缩进（1） 不要运用连续的空格来进行语句的对齐2） 接受制表符Tab对语句对齐和缩进，Tab键接受4个字符宽度，可在编辑器中设置。
3） 各种嵌套语句尤其是if...else语句，必需严格的逐层缩进对齐2.1.7 注释必需加入详细、清楚的注释行以增加代码的可读性和可移植性，注释内容占代码篇幅不应少于30%2.1.8 参考C语言的资料 要形成良好的编程风格，有许多微小环节须要留意，可以参考资料[4]，虽然它是针对C语言的探讨，但由于Verilog HDL和C语言的形式特殊近似，所以里面提到的许多原则都是可以借鉴的2.1.9 可视化设计方法 为提高设计效率和适应协同设计的方式，可接受可视化的设计方法，Mentor Grahpics的Renoir软件供应了特殊好的设计模式2.2 可综合设计 用HDL实现电路，设计人员对可综合风格的RTL描述的驾驭不仅会影响到仿真和综合的一样性，也是逻辑综合后电路牢靠性和质量好坏最主要的因素，对此应当予以充分的重视 学习可综合的HDL请参考 [5][6] [7] 学习设计的模块划分请参考[8]2.3 设计书目 接受合理、条理清楚的设计书目结构有助于提高设计的效率、可维护性建议接受类似下面的书目结构：（1）designsrc（源代码）syn（综合）sim（仿真）par(布局布线)（2）designver1ver2src（源代码）syn（综合）sim（仿真）par(布局布线)src（源代码）syn（综合）sim（仿真）par(布局布线)3. 逻辑仿真 考虑到性能和易用性，首选的逻辑仿真器是Mentor Graphics的modelsim。
3.1 测试程序（test bench） 测试程序对于设计功能和时序的验证有着举足轻重的影响，测试激励的完备性和真实性是关键所在，有以下原则须遵循：（1） 测试激励输入和响应输出采集的时序应当兼顾功能仿真（无延时）和时序仿真（有延时）的状况2） 对于周期较多的测试，为提高效率，尽可能接受程序语句来推断响应与标准结果是否一样，给出成功或出错标记，而不是通过视察波形来推断3） 接受基于文件的测试是很好的方法，即由matlab或spw等系统工具产生测试数据，测试程序将其读入产生激励，再把响应结果写入到文件，再交给上述工具进行处理或分析4） 仿真器支持几乎全部的Verilog HDL语法，而不仅仅是常用的RTL的描述，应当利用这一点使测试程序尽可能简洁、清楚，篇幅长的要尽量接受task来描述3.2 运用预编译库 在进行功能仿真和后仿真时都须要某些模块的行为仿真模型和门级仿真模型，如Altera Quartus里的220model.v（LPM模块行为仿真模型）和apex20ke_atoms.v（20KE系列门级仿真模型），为避开在不同的设计书目中多次编译这些模型，应当接受一次编译，多次运用的方法。
详细做法如下（以20KE门级库为例）： 1：在某个工作书目下新建一库名 apex20ke，将apex20ke_atoms.v编译到其中 2：在图形界面中的Load Design对话框中装入仿真设计时，在Verilog 标签下指定预编译库的完整路径见下图） 4. 逻辑综合 目前可用的FPGA综合工具有Mentor Graphics 的 LeonardoSpectrum，Synplicity的Synplify和Synopsys 的FPGA CompilerII/FPGA Express，LeonardoSpectrum由于性能和速度最好，成为我们首选的综合器，FPGA CompilerII/FPGA Express由于可以和Design Compiler代码兼容也可用见参考[9]4.1 逻辑综合的一些原则 HDL代码综合后电路质量的好坏主要取决于三个方面：RTL实现是否合理、对厂家器件特点的理解和对综合器驾驭的程度参考[10]中有比较全面的探讨4.1.1 关于LeonardoSpectrum LeonardoSpectrum对综合的限制实力比较强，但运用也略为困难，故须要在运用前尽量熟悉其功能，才能取得较好的综合结果。
当出现综合结果不能满足约束条件时，不要急于修改设计源文件，应当通过综合器供应的时序和。