微电子 前沿（4）姓名： 学号： 签名：微电子前沿------ FinFET技术 引言：2015年，这是一个FinFET的时代，FinFET器件纷纷进入移动市场，苹果，三星，华为纷纷推出自己的使用了FinFET工艺的芯片在16nm以及14nm制程时代，只有FinFET工艺才能稳定发展，三星、台积电目前的14nm/16nm都极其依赖于FinFET技术而在2015年12月24日这一天，美国公布了9名国家科学奖获得者和8名国家技术和创新奖获得者的名单，美籍华人科学家胡正明荣获年度国家技术和创新奖，没错就是鳍式场效晶体管（FinFET）的发明者 为什么现在FinFET能主宰微电子前沿领域，没有使用这个技术的芯片只能落后于这个时代？ 因为，早期的IC制程基本都是基于传统的平面型晶体管结构,平面型晶体管指的是MOSFET的源极、漏极、栅极和沟道的横截面处于同一平面上的晶体管虽然平面型晶体管技术发展至今已经相当的成熟,成本也日趋低廉,但随着特征尺寸的不断缩小,漏电流和短沟效应对性能的严重影响使得平面晶体管技术已达到瓶颈阶段。
而FinFET器件在抑制亚阈值电流和栅极漏电流方面有着绝对的优势，可以实现平面工艺无法达到的界限这样，在这个超级集成度的芯片时代，使用FinFET技术无可避免1FinFET概述 FinFET称为鳍式场效晶体管(Fin Field-Effect Transistor；FinFET)是一种新的互补式金氧半导体(CMOS)晶体管Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性闸长已可小于25纳米，未来预期可以进一步缩小至9纳米，约是人类头发宽度的1万分之1由于在这种导体技术上的突破，未来芯片设计人员可望能够将超级计算机设计成只有指甲般大小 FinFET源自于传统标准的晶体管—场效晶体管 (Field-Effect Transistor；FET)的一项创新设计在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开这种设计可以大幅改善电路控制并减少漏电流(leakage)，也可以大幅缩短晶体管的闸长 随着近年来对FinFET器件的白热化研究,现在的FinFETs已经发展成一个大的家族。
从是否有SiO2埋氧层以及其特点出发,分为Silicon-on-Insulator(SOI)FinFET,Bulk FinFET,Body-onInsulator(BOI)FinFET等2FINFET 器件结构 体硅 FINFET 器件结构如下图1所示从图中可以看出，硅 FIN 结构的两个侧面和顶部均被栅电极（Gate）所包围，形成导电沟道（为了适当的调节多栅极 MOSFET 的阈值电压， 可以选择中间带隙栅极材料， 另外一种选择是采用多晶硅栅并且通过提高沟道掺杂浓度增加阈值电压）; 源漏（S/D）分布在两侧体硅FIN Body与硅衬底 （Si Substrate） 直接相连， 形成体硅FINFET 结构； 氧化层 （Oxide）形成栅介质（Gate Oxide）和器件隔离区（STI） ，栅极和硅鳍之间为 SiO2氧化层,其目的是为了抑制栅极漏电流 由于 FINFET 器件具有上述独特的结构特点，因而与平面器件相比，具有多方面的优点如下图 2所示为平面器件结构示意图，由图中可以看出：传统的2-D 平面晶体管在导通状态时在栅电极下面形成一个导电沟道，而上图中的 3-D 三栅 FINFET 晶体管在垂直 FIN 结构的三边形成导电沟道， 实现全耗尽的工作模式。
由于栅电极从三边控制硅 FIN,因而三栅 FINFET 结构具有更好的沟道控制能力和更好的亚阈值斜率此外，可以看出 FINFET 结构为准平面结构，制备方法简单, 与 CMOS工艺兼容性好， 与平面器件相比， 其工艺成本只增加了大约2-3% 图一 体硅FinFET器件结构示意图 图2 传统平面晶体管三维结构示意图此外，由于 FINFET 器件独特的结构特点，也对其电学性能产生了较大的影响如图 3所示，为平面器件与三栅 FINFET 器件的亚阈值特性曲线比较由图中可以看出，FINFET 结构因为其全耗尽的特征而提供了更陡峭的亚阈值斜率因而减小了泄漏电流，与平面器件相比，三栅 FINFET 器件的泄露电流由1e-7A/um降至 1e-8A/um,泄露电流减小了一个数量级 更陡峭的亚阈值斜率同样可以用来实现更低的阈值电压，这样就可以允许晶体管工作在更低的电压之下，从而可以减小功率，改善开关速度 图3 平面器件与三栅 FINFET 器件的亚阈值特性曲线比较 图4 晶体管栅极延迟随工作电压的变化曲线 如上图 4所示为晶体管栅极延迟随工作电压的变化曲线， 从中可以看出与32nm平面器件相比，22nm平面晶体管栅极延迟降低了 18%，可以提供一些性能的改善， 但是在低工作电压时栅极延迟依然较差。
而与 32nm平面器件相比， 22nm三栅 FINFET 晶体管栅极延迟降低了 37%，可以在高电压时提供改善的性能，并且在低电压时提供前所未有的性能增益 三栅晶体管可以将多个 FIN 结构连在一起，从而增加总的驱动能力以实现高性能如上图所示，图（a）为 22nm三栅 FINFET 晶体管多个 FIN 连在一起的结构示意图，图（b）为 Intel 制造的 22nm 三栅晶体管的电子显微镜图片，由图中可以直观的看出三栅晶体管的结构特点综上所述，可以清楚地看出：与平面器件相比，FINFET 结构具有更好的沟道控制能力和更好的亚阈值斜率，可以提供更小的泄露电流和更小的栅极延迟以及更大的电流驱动能力，具有多方面的优势，在 22nm 技术代及以下有着良好的应用前景3 FINFET器件参数影响MOS 管的设计中， 不同的器件结构会对器件的性能产生较大的影响 FINFET器件中比较重要的结构参数有 Lg（栅长 )、Nsub(衬底的掺杂浓度)、TFIN(硅 FIN的厚度 )、HFIN(硅 FIN 的高度 )、硅 FIN 的角度、Tox(栅极氧化层厚度 ) 、WFgate(栅极功函数)而硅 FIN 结构是 FINFET 结构中的关键部分，因此本节中重点研究 FIN 角度、FIN 高度、FIN 厚度、栅极氧化层厚度以及埋层氧化层结构对器件性能的影响。
(1)FIN 角度对器件性能的影响 FIN body 角度的不同会对 FINFET 器件的性能产生不小的影响如下图 5所示，为栅长为 30nm的 FINFET 器件的 DIBL（漏致势垒降低）与 SS（亚阈值斜率）随 FIN 角度的变化曲线，从图中可以看出，随着 Fin body 的角度接近 90度，DIBL 和 SS 也随之减小对这一变化趋势可以做出如下解释：在保持 FIN 结构顶部尺寸不变的情况下，随着 FIN 角度接近 90度，FIN 结构变得越来越窄，从而增加了多个栅极之间的耦合作用，使得栅极对于沟道的控制能力加强，因而减小了短沟道效应的影响（DIBL 减小） ，改善了亚阈值特性(SS 减小) 此外，随着栅极长度的减小，直角的 FIN 结构对短沟道效应（SCE）的改善作用也会进一步的凸显出来：会产生更小的 SS 和更小的 DIBL 图5 漏致势垒降低与亚阈值斜率随 FIN 角度变化曲线 （2） FIN 高度对器件性能的影响 下图6中给出了栅长为 50nm的 SOI FINFET 和体硅 FINFET 器件亚阈值斜率和阈值电压随硅岛高度的变化曲线从图中可看出，相对于体硅 FINFET 来说，SOI FINFET 的亚阈值斜率和阈值电压随硅 FIN 高度的变化幅度比较小。
但是当硅 FIN 的高度从 200nm缩小到 20nm时，对于体硅 FINFET 器件来说，其阈值电压和亚阈值斜率均发生了较大的变化阈值电压和亚阈值斜率都随着硅岛高度的变小而变大有文献中分析认为由于衬底是体硅材料，随着硅 FIN 高度的变小， 使得器件的结构逐渐向平面体硅器件趋近， 对于短沟道效应的抑制作用变差，SS 增大 图6 亚阈值斜率、阈值电压随硅 FIN 高度变化曲线 图7中给出了体硅 FINFET 器件亚阈值特性随硅 FIN 高度的变化曲线, 从图中可以看出随着硅岛厚度的变化，体硅 FINFET 器件的驱动电流与泄露电流均没有太大的变化，此外可看出硅岛高度越小, 曲线的斜率越小, 即亚阈值特性越差，这也与上图中的趋势保持一致因此可以得出结论，在设计体硅 FINFET 器件时,FIN 的高度不能太小, 要保持足够的高度来抑止短沟道效应 图7 亚阈值特性随硅 FIN 高度变化曲线 （3） FIN 厚度对器件性能的影响 硅 FIN 厚度对于 FINFET 器件中的短沟道效应（SCE）有着重要的影响由于等比例缩小的限制，对于 FINFET 结构中硅 FIN 厚度的选择有一定的限定，即要使 SCE 影响降到足够小的必要条件是硅 FIN 厚度 TSi<1/4LG。
有上述公式可以看出，当 LG小于 50nm 时，TSi数值将十分小，甚至小到用普通图形转移技术也难以实现的程度，这将极大的增加工艺制造的难度，限制小尺寸 FINFET 结构的可行性 而上述理论是双栅器件在沟道掺杂为低浓度的 UCD 掺杂（均匀沟道掺杂）下得出的，若适当的增加沟道掺杂浓度或采用合适的沟道掺杂剖面，可以使最大 TSi数值得到增加另一方面，我们注意到体硅 FINFET 结构实际上是一个三栅（Triple Gate）结构，硅 FIN 被栅电极三面包裹起来，如图 1中的结构示意图所示依据 Davinci 的器件模拟结果表明，在三栅结构下，由 SCE 限定的硅 FIN厚度范围被增大了，所得结果如下图8所示，图中对比了自对准双栅和三栅结构所允许的最大硅 FIN 厚度和栅长的关系本次模拟中是通过计算不同栅长下使得阈值电压漂移小于 0.05V 所允许的最大TSi数值来设计对硅 FIN 厚度的限制模拟结果中，三栅结构对应的最大硅岛厚度比相应双栅的大 50％以上， 同时随栅长增加而更大综合上述理论分析和实际工艺制作能力，对于实际栅长为50nm的器件，其最大TSi数值范围在 50-100nm之间。
图8 Davinci模拟中SCE限制所决定的自对准双栅与三栅器件结构的最大硅 FIN厚度和栅长关系的对比 图9给出了亚阈值特性随硅 FIN 厚度的变化曲线,可以看出随着硅FIN厚度的减小,亚阈值曲线变得越来越陡峭,即SS随锗硅FIN厚度的变小而变小此外，由上图可以看出，驱动电流随着硅FIN厚度的变小也变小,这是因为硅 FIN越薄, 器件的串连电阻越大,从而降低了器件的驱动能力 图9 亚阈值特性随硅 FIN 厚度变化曲线图10是器件的阈值电压和亚阈值斜率随硅 FIN 厚度 Tsi 的变化曲线从图中可以看出, 硅 FIN 的厚度对器件的亚阈值特性有着很大的影响, 随着硅 FIN 厚度的减小，亚阈值斜率也随之减小而趋近于理想值 60mV /dec这是因为随着硅FIN 厚度的减小，栅极对沟道的控制能力会逐渐增大，从而对短沟道效应的抑制作用也会越来越大 综上所述，可以看出硅 FIN 的厚度对于器件的性能有很大的影响，为了有效地降低短沟道效应的影响，应该保证硅 FIN 的厚度小于 SCE 所限制的最大 Tsi 厚度；此外应当减小硅 FI。