PCIe的原理及体系架构 学习笔记10总线的三个阶段：第一代并行 ISA、EISA、MC、VESA.\总线名 参数名ISAEISAMCVESA数据宽度16bit32bit总线性能与 EISA相当32bit数据速率5MBps33MBps132MBps频率33MHz推出日期198419891992备注微通道总线第一个局部总线共同特点：信号的功能与时序与处理器引脚密切相关 ，几乎是微处理器信号的延伸和扩展 ，有些信号还与主板上的硬件资源有关系•第二代并行 PCI、AGP、PCI-X总线 名 参数名PCIAGPPCI-X1.02.02.11.02.0数据宽度32bit64bit数据速率133MBps266MBps266/533MBps频率33MHz66.6MHz66/133MHZ266/533MHz推出日期19921993199519992002备注图形端口PCI总线是一个标准的、与处理器无关的局部外围总线 ，不受限于系统所使用的处理器的种类 ，通用性更强•图形端口將PCI总线从图形数据传输中解放出来 ，改善带宽•第三代PCI Express高性能IO串行总线总线 名 参数名PCI1.x2.0数据宽度1路2路4路8路12路16路32路数据速率0.5GBps1GBps2GBps4GBps6GBps8GBps16GBps频率约 2.5GHz推出日期:2002备注在总线结构上采取了根本性的变革 ，主要体现在两个方面：一是有并行总线变位串行总线 ；二是采用点到点的互连独享带宽•将原并行总线结构中桥下面挂连设备的一条总线变成了一条链路 ，一条链路可包含一条或多条通路.没有专用的数据、地址、控制和时钟线 ，总线上各种事务组织成信息包来传送.地址空间、配置机制及软件上均保持与传统 PCI总线兼容.第一代和第二代都是并行总线，有多条地址线、数据线和控制线，挂接多个设备，称为下挂式总线 （Multi-Drop）,总线带宽由多个设备共享•通过提高数据宽度和频率来改善带宽的代价是挂接的电器负 载减少（由于功耗增加和静态定时减少 ）.PCIx与PCI相比：由于采用了 PLL,频率更高性能更好；在地址和数据的基础上增加属性 ，从而可以高效管理缓冲区；分离事务协议相对延迟事务协议来说 ，提高了总线利用效率；可不需要中断引脚改用消息信号中断（带内）体系结构，中断效率更高.基于PCI总线的结构最基本的PCI总线平台包含三级总线：FSB（Front-Side Bus）、PCI和ISA,FSB是处理器子系统的 总线（Host总线），总线定义完全取决于系统所用的处理器 ;PCI局部总线是一个完全与处理器无关的总线，不受限微处理器的种类;ISA总线（IO扩展总线），也有采用EISA或MC总线的•不同的总线之间通过 相应的桥芯片来连接•平台中两极桥是必须的，一是Host到PCI的（常称为主桥一一Host桥），即北桥；另一个是PCI总线的桥 （常称为扩展总线桥），即南桥•PCI地址空间映射x86 CPU的内存与I/O独立编址，1/0对应寄存器,内存对应RAM因此，访问IO空间 用I0读写指令，访问内存空间用内存读写指令.10读写一般用于低速传输一些状态、 控 制寄存器的读写等。
MEM0R读写用于高速传输，支持突发传输，可以与主机实现 DMA的传输（在做为MASTER勺时候）对于单个的数据读写，I0与MEM0R没有什么区别， 只是命令不一样而已也有些内存与 I/0是一起编址的.对于X86CPU的系统而言，存储 器地址空间最多可达4GB, 10地址空间为64KB，总线上的各个设备共享这些空间.PCI设备支持3种类型的地址空间，分别是存储器、10和配置空间.对于32位的PCI 设备来说，存储器地址空间为4GB（232）,IO地址空间最多也可达4GB――但X86CPU只支 持64KB的I0地址空间，所以许多平台将PCI的I0地址空间限制在64KB.配置地址空间 是另一个概念，顾名思义：起到配置的作用.它可以将PCI设备的存储器地址空间和I0地 址空间分别映射到系统存储器地址空间和系统 I0地址空间.配置地址空间理论上最大为16MB.计算方法:256（每系统256条总线）X 32（每条总线32台设备）X 8（每台设备8个 功能）X 256（每功能用256个字节表示）.在系统10地址空间中，Host桥（北桥）内的10寄存器固定占 0CF8h-0CFFh地 址;PCI-ISA桥和ISA设备内10寄存器的地址固定分布在 0-1KB内;其余为PCI I0空 间.CPU通过0CF8h-0CFFh上的地址和数据端口访问 PCI配置地址空间，从而获得PCI 设备所申请的存储器地址空间或者I0地址空间，并为它们在系统中分配一片独立的存储 器空间或I0空间,同时把起始地址写入 PCI配置中的基址寄存器.PCI设备支持的3种类型地址空间如下图所示PCI功能配置寄存器文档内容大部分摘录于《PCI Express系统体系结构 标准教材》、《PCI PCIX和PCI Express的原理及体系架构》PCIe的原理及体系架构 学习笔记处理层数据包（TLP）开始序列头数据有效载荷ECRCLCRC结束PCIe有效数据载荷传输速率计算IE 2B 3-4DWC-1024DV1DW 1DW 1EDLLP开始DLLP矣型杂项CRC结束IB 1DVT 2B IE物理层上TLP和DLLP的结构（注:对于同一事务，上面两个包是向相反方向传输的 •也就是说，DLLP包反馈检验、流控制等类型信息确保TLP正确传输.）TLP包在物理层被转换成串行比特流以 2.5Gbit/s（1.0版本）的速率传输，由于不发送时钟采用8b/10b编码产生了 20%的额外开销•所以，对于x1通道的PCIe设备来说,TLP 包在单方向上的速率为2.5X 0.8X 1024=2048Mbit=256MB（每秒）•数据有效载荷最多约占 TLP的99.3%。
另外，双向传输时，反馈的DLLP会影响传输速率，但不会占很大一部分带 宽.文档内容大部分摘录于《PCI Express系统体系结构 标准教材》、《PCI PCIX和PCI Express的原理及体系架构》。