实验八时序逻辑电路设计实验一、 实验概述本实验是使用74LS74双D触发器构成一个扭环形计数器，以及使 用74LS112双JK触发器构成三进制加法计数器二、 实验目的1、 掌握简单的时序电路的设计方法2、 掌握简单时序电路的调试方法三、 实验预习要求1、 查找74LS74、74LS112、74LS00芯片引脚图，并熟悉引脚功能2、 复习教材中异步2n进制计数器构成方法及同步2n进制计数器构成方法的内 容3、 复习同步时序电路和异步时序电路的设计方法4、 设计画出用74LS74构成异步四进制减法计数器的逻辑电路图5、 设计画出用74LS112构成同步四进制加法计数器的逻辑电路图四、 实验原理时序逻辑电路是数字逻辑电路的重要组成部分，时序逻辑电 路又称时序电路，主要由存储电路和组合逻辑电路两部分组成它和我们熟悉的 其他电路不同，其在任何一个时刻的输出状态由当时的输入信号和电路原来的状 态共同决定，而它的状态主要是由存储电路来记忆和表示的同时时序逻辑电路 在结构以及功能上的特殊性，相较其他种类的数字逻辑电路而言,往往具有难度 大、电路复杂并且应用范围广的特点时序逻辑电路通常可以分为同步时序逻 辑电路和异步时序逻辑电路两大类。
同步时序逻辑电路从构成方式来讲，同步时序电路所有操作都是在同一时钟严 格的控制下步调一致地完成的从电路行为上，同步电路的时序电路公用同一 个时钟，而所有的时钟变化都是在时钟的上升沿（或下降沿）完成的同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻 辑都是在同源时钟控制下运行注意，在用Verilog HDL实现时，并不要求是 同一时钟，而是同源时钟所谓的同源时钟是指同一个时钟源衍生频率比值为 2的幂次方，且初相位相同的时钟异步时序逻辑电路异步时序逻辑电路，顾名思义就是电路的工作节奏不一致， 不存在单一的主控时钟，主要是用于产生地址译码七、FIFO和异步RAM的读写 控制信号脉冲除可以使用带时钟的触发器外，还可以使用不带时钟的触发器 和延迟元件作为存储元件；电路状态改变完全有外部输入的变化直接引起由 于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在 电路处于稳定状态时才发生变化也就是说一个时刻允许一个输入发生变化， 以避免输入信号之间的竞争冒险五、 Proteus使用的元器件1. LOGICPROBE（BIG） //逻辑探头（大）2. LOGICSTATE //逻辑状态输入。
3. 74LS112 //双 JK 触发器4. 74LS74 //双D型正沿触发器六、 实验要求进行实验仿真，观察触发器输出的结果七、硬件连接图图 8.7-1： Proteus 仿真图八、实验步骤1、用74LS74双D触发器构成一个扭环形计数器，如图8.8-1如所示，并进行 逻辑功能的测试1）CP用单脉冲源输入，观察二个触发器输出所接的电平的变化，并自拟表 格记录CPQ0Q1Q2Q3Q3'000010-1100010-1110010-1111010-1111100-1011100-1001100-1000100-100001（2）CP用连续脉冲源输入，用示波器观察比较各触发器Q端与时针脉冲源的 相对波形，并记录3! OscilloscopeciiaiHiel cLn咚MHAuxCursaraliii■-坦H&uiianACDC-1OFF--3C^IlWtj心q$C4JrCjH8 C £lB rJiAiri^l |>图8.8-1扭环形计数器2、设计一个用74LS112双JK触发器构成三进制加法计数器，如图8.8-1如所 示提示：加入“反馈复位”环节1）CP用单脉冲源输入，观察二个触发器输出端所接的电平的变化，并自拟 表格记录。
CPQ0Q100—010—001—000—010(2) CP用连续脉冲源输入，用示波器观察比较各触发器Q端与时针脉冲源的 相对波形，并记录SaurccCLftE-ShnlrrA1rChnimel CmuAC acgi”, *Inver!」GlE^iinelDU3：AU3：B1CLP：? iLS 112图8.8-2三进制加法计数器九、实验现象动态图:点击开始仿真后运行，观察两个电路的触发器的输出的变化图8.9-1：实验现象 十、实验总结1、 画出实验内容中要求设计的逻辑电路图及在集成块上的连线图2、 整理实验数据列出表格，画出观察到的输入、输出波形十一、作业1、用74LS112双J K触发器构成一个同步四进制加法计数器，并进行逻辑功能的测试CPQ0Q1001-0101-0011-0111-000ihoscnpe-丨昌-.1-1— 心区 J1DnF-snoiChJllL^J E17；■■-$■■-动图:3、用74LS74双D触发器设计一个异步八进制加法计数器十二、实验思考题同步时序逻辑电路和异步时序逻辑电路有何不同?各有什么优缺点？核心逻辑不同1、异步电路的核心逻辑是组合电路，比如异步的FIFO/RAM读写信号、地址译码信号等电路。
2、同步电路的核心逻辑是由各种各样的触发器实现的,所以比较容易使用寄存器的异 步复位/置位端，以使整个电路有一个确定的初始状态电路的输出不同1、异步电路的输出不依赖于某一个时钟，也就说不是由时钟信号驱动触发器产生的 2、 同步整个电路是由时钟沿驱动的特点不同1、异步电路非常容易产生毛刺，且易受环境的影响，不利于器件的移植 2、同步电路以触 发器为主体的同步时序电路可以很好的避免毛刺的影响，使设计更可靠；同步时序电路利 于器件移植，因为环境以及器件工艺对同步电路的影响几乎可以不考虑；同步电路可以容 易的组织流水线，提高芯片的运行速率。