制造与封装对器件电性的影响极管击穿电压和饱和三压降MOSFET的电气特性表面态对器件性能的影响封装对器件电性的影响1、反向击穿电压BVCBO、BVCEO和BVEBO外延片制作的双极晶体管的反向击穿电压VB（一般指BVCEO或BVCBO）既与外延层电阻率ρc有关，结的曲率半径和也与表面状况等因素有关当高阻集 电区厚度Wc小于BVCBO所对应的势垒宽度xmB时，VB还与WC有关所以提高 晶体管反向耐压可采取提高ρc、WC，减小二氧化硅中表面电荷密度，采用圆角 基区图形，深结扩散、甚至采用台面结构、扩展电极或加电场限制环等措施 BVCBO是共基晶体管在发射极开路时输出端C—B间的反向击穿电压BVCEO是 共射晶体管在基极开路时输出端C—E间的反向击穿电压实际测试中的规定为 ： BVCBO——发射极开路，集电极电流为规定值时，C—B间的反向电压值BVCEO——基极开路， 集电极电流为规定值时，C—E间的反向电压BVEBO——集电极开路，发射极电流为规定值时，E—B间的反向电压值 三极管击穿电压和饱和压降2、饱和压降VCES和正向压降VBESVCES和VBES是功率管的重要参数，对开关管尤其重要。
VCES是共射晶 体管饱和态时C—E间的压降VBES是共射晶体管饱和态时B—E间的压降 一般硅管的VBES =0.7~0.8V，锗管的VBES =0.3~0.4VVCES的大小与衬底 材料和测试条件有一定的关系VBES与芯片表面的铝硅接触情况有关，铝硅 合金不好，或光刻引线孔时残留有薄氧化层都会导致VBES过大 反向电流ICBO、ICEO和IEBO晶体管的反向电流ICBO、ICEO和IEBO也叫反向截止电流或反向漏电流 其中ICEO又叫反向穿透电流反向电流对晶体管的放大作用没有贡献，白白 消耗一部分电源功率，影响晶体管工作的稳定性因此，反向电流愈小愈好 ICBO——发射极开路，C—B间反压为规定值时的反向电流； ICEO——基极开路， C—E间反压为规定值时的反向电流； IEBO——集电极开路， E—B间反压为规定值时的反向电流3．晶体管特性常见现象及其原因 其主要原因：（1）β线性不好 β线性不好有以下几方面：① 小注入时β过小，图1此时的特点是小注入时特性曲线密集它的 产生原因是基区表面复合严重、发射结势垒复合较强、发射结表面漏电大② 大注入时β过小，图2此时的特点是大注入时特性曲线密集。
它的 产生原因是基区电导调制效应和有效基区扩展效应2）特性曲线分散倾斜图3 此时的特点是零线较平坦，其它曲线分散倾 斜产生原因是基区掺杂浓度过低，宽度过窄，导致基区宽（调）变效应严 重3）反向漏电流大 反向漏电流大有两方面：① 沟道漏电如图4沟通漏电的特点是起始电流大，零注入曲线升高 它产生的原因是二氧化硅中正电荷密度过大，导致晶体管P区表面反型，出 现n型沟道② 反向漏电大图5反向漏电大的特点是特性曲线全部倾斜产生的原 因是表面吸附有大量杂质离子、原材料缺陷多、势垒区附近有大量杂质沉积 和大量重金属杂质沾污 •（4）击穿特性差 击穿特性差有如下表现 •① 管道型击穿图6管道型击穿的特点是击穿曲线像折线或近似折 线它产生的原因是形成的基区光刻小岛，有p—n结尖峰、材料中 有位错集中点或表面有破坏点等形成的基区局部穿通，硼扩前表面 有n型杂质和灰尘沾污形成的基区反型杂质管道等 •② 硬低击穿图7硬低击穿的特点是击空特性硬，击穿电压低产 生的原因与管道型击穿类似如集电结有缺陷集中点或局部损伤以 至断裂；基区大面积穿通或存在大的反型杂质管道 •③ 软击穿图 8软击穿的特点是反向漏电大，没有明显的击穿点。
产生原因与反向漏电大相同 •（5）饱和压降大图9（a）、（b）饱和压降大分两图说明 •图9（a）特点：曲线上升部分不陡或浅饱和区宽原因：ρc、Wc 过大，导致rcs过大或在低压下集电结势垒区载流子达不到极限散 射速度；基区掺杂浓度很低时也会导致VCES增大 •图9（b）特点：低电压下曲线上升很缓慢，其它部分较正常，俗称 “有小尾巴”原因：烧结条件掌握不好，管芯与管座接触电阻rcbn 过大图1 小注入时特性曲线密集 图2 大注入时β过小 图3 基区宽（调）变效应 图4 沟道漏电 图5 反向漏电大 图6 管道型击穿 图 7 硬 低击穿图 图8 软击穿图9 （a） 饱和压降大 图9 （b） 饱和压降大场效应晶体管（FET）一、场效应晶体管不同于一般的双极晶体管 场效应晶体管是一种电压控制器件从工作原 理看，场效应晶体管与电子管很相似，是通过 改变垂直于导电沟道的电场强度去控制沟道的 导电能力，因而称为“场效应”晶体管。
场效应晶 体管的工作电流是半导体中的多数载流子的漂 移流，参与导电的只有一种载流子，故又称“单 极型”晶体管通常用“FET”表示二、场效应晶体管分为结型场效应管（JFET ）和绝缘栅型场效应管（MISFET）两大类目 前多数绝缘栅型场效应应为金属-氧化物-半导（ MOS）三层结构，缩写为MOSFETMOSFET的电气特性场效应管按导电沟道和工作类型可分为：另外，由于场效应管输入阻抗很高，在栅极上感应出来的电荷很难 通过输入电阻泄漏掉，电荷积累会造成电位升高尤其在极间电容 较小的情况下，常常在测试中造成MOS管感应击穿，使管子损坏或 指标下降因而在检测MOS管时，应尽量避免栅极悬空，且源极接 地要良好. •（1）输出特性与转移特性 •输出特性曲线（IDS－VDS）即漏极特性曲线，它与双极管的输出特 性曲线相似，如图10-1所示在曲线中，工作区可分为三部分：I 是可调电阻区（或称非饱和区）；Ⅱ 是饱和区；Ⅲ 是击穿区 •转移特性曲线为IDS－VDS之间的关系转移特性反映场效应管栅极 的控制能力由于结型场效应晶体管都属于耗尽型，且栅源之间相 当于一个二极管，所以当栅压正偏（VGS＞0）并大于 0.5V时，转 移特性曲线开始弯曲，如图10-2中正向区域虚线所示。
这是由于栅 极正偏引起栅电流使输入电阻下降这时如果外电路无保护措施， 易将被测管烧毁，而MOS场效应管因其栅极有SiO2绝缘层，所以 即使栅极正偏也不引起栅电流，曲线仍向上升 图10-1 n沟耗尽型MOSFET输出特性曲线 图10-2 n沟耗尽型MOSFET转移特性曲线（2）最大饱和电流（IDSS ） 当栅源电压VGS=0、漏源电压VDS足够大时所对应的漏源饱和电流为最大饱和电流 它反映场效应管零栅压时原始沟道的导电能力显然这一参数只对耗尽型管才有意 义对于增强型管，由于VGS = 0时尚未开启，当然就不会有饱和电流了 （3）跨导(gm) 跨导是漏源电压一定时，栅压微分增量与由此而产生的漏电流微分增量之比，即跨导表征栅电压对漏电流的控制能力，是衡量场效应管放大作用的重要参数，类似于 双极管的电流放大系数，测量方法也很相似跨导常以栅压变化1V时漏电流变化多少微安或毫安表示它的单位是西门子， 用S表示，1S=1A/V或用欧姆的倒数“姆欧”表示，记作“-1 ” （4）夹断电压VP和开启电压VT 夹断电压VP是对耗尽型管而言，它表示在一定漏源电压VDS下，漏极电流减小到接 近零（或等于某一规定数值，如50μA）时的栅源电压。
开启电压VT是对增强型管而言它表示在一定漏源电压VDS下，开始有漏电流时对 应的栅源电压值MOS管的夹断电压和开启电压又统称阈值电压 （5）击穿电压（BVDS）当栅源电压VGS为一定值时，使漏电流IDS开始急剧增加的漏源电压值，用 BVDS表示注意，当VGS不同时，BVDS亦不同，通常把VGS=0时对应的漏源击穿 电压记为BVDS （6）栅源击穿电压（BVGS）栅源击穿电压是栅源之间所能承受的最高电压结型场效应管的栅源击穿电压， 实际上是单个p—n结的击穿电压，因而测试方法与双极管BVEBO的测试方法相同 对MOS管，由于栅极下面的缘绝层是Si02，击穿是破坏性的.• 高低压之间的隔离在高低压兼容CMOS 集成电路中，高压之间以及高低压之间的隔 离非常重要，否则在高压之间、高压与低压之间的信号就会相互串 扰，如果隔离不好高压信号甚至会引起低压CMOS 电路的击穿烧毁 下面讨论一下三种常用的隔离方法： PN 结隔离、自隔离以及介 质隔离 1） PN 结隔离即在衬底上进行局部的高浓度P 型杂质和高浓度N 型杂质深层扩 散，高浓度P 型杂质层接低电平，高浓度N 型杂质层接高电平，这 样就形成了一个反偏的PN 结。
因为PN 结反偏下有很大的电阻， 从而起到隔离作用低压CMOS 器件之间、高低压区间常用PN 结 来隔离但这种隔离方法的缺点是在高温下隔离效果变差，使器件 及电路的工作性能降低在图1.2 中所示的高低压之间的隔离就是 采用这种方法 2） 自隔离MOS 管具有自隔离特征：因为当MOS 管导通时源区、漏区以及 源漏区之间的沟道都被耗尽区所包围，而耗尽区与衬底之间形成了 高阻区从而形成隔离；当MOS 管截止时，漏极与衬底之间的PN 结 处于反偏，故漏区上的高压又被耗尽区所隔离在带有漂移区的高 压偏置栅MOS 管及弱化表面电场结构的LDMOS 管常常采用这种 方法进行隔但这种自隔离方式存在着以下缺点：• （a） 高压管必须设计成环形结构，漏区在 中间，并完全被栅区和源区包围 • （b） 自隔离可用于集成多个输出MOS 管 ，但必须采用共源连接方式• 因此在LDMOS 结构的高压管中通常设计成 如图11 所示的“跑道型”结构.图11 跑道型高压管结构这种结构的优点是： （a） 可以增大曲率半径，提高LDMOS 的击穿电压. （b） 可以使LDMOS 自隔离，不影响到其他器件的工作 性能•3) 介质隔离 •随着高压CMOS 集成电路的工作电压、电流的进一步提高，大电流 噪声将大大 •增加，常常会引起同一块芯片内其他电路的误动作，而此时由于器 件的温度较高， •PN 结隔离一般难以达到理想的效果。
而介质隔离在高温下仍可保 持较好的隔离特 •性，可以大大改善整个CMOS 集成电路的工作性能介质隔离通常 是硅片直接键合 •形成介质隔离或采用电解质隔离，这种隔离技术难度大，成本高， 在基于SOI 材料 •制备的CMOS 集成电路中，一般采用介质隔离的方法进行隔离 •在高低压兼容的CMOS 工艺中，进行版图设计时高压区与低压区应 明显隔离开，以免 •相互之间的串扰，现在常用而比较有效的方法是在高压区与低压区 之间隔开一定的距离并设 •计两个保护环：一个为地环，另一个则为电源环，以满足隔离的需 要Si-SiO2系统中的表面态 • 研究表明在Si-SiO2系统中存在着四种 基本形式的电荷或能态，如下图所示： 图12 Si-SiO2系统中的能态和电荷表面态对器件性能的影响SiO2层中的固定表面电荷•由于在Si-SiO2界面附近存在过剩硅离子从而产生固定表面正电荷，它一般位于Si-SiO2界面20nm以内，并且不容易漂移•固定电荷密度与氧化层厚度、杂质类型、杂质浓度、表面电势等因素无关，一般不能充放电，不能与Si交换电荷•固定电荷密度与氧化工艺条件、退火条件以及Si单晶的晶向(晶面)有显著关系。
Si-SiO2界面处的界面态• 界面处Si晶格中断，使Si-SiO2界面Si禁带中存在许多准连续的表面电子能级• Si-SiO2界面处的界面态可以迅速地从半导体导带和价带俘获载流子或向导带和价带激发载流子，是“快态”• 界面态分施主型和受主型两种4) SiO2中的陷阱电荷• 由于X射线、 γ射线或电子射线的辐射，在SiO2中激发产生自由电子和空穴，如果同时存在电场，除复合作用外，电子在。